Translacja instrukcji sekwencyjnych języka VHDL

• Autorzy: Radziewicz M.

Warianty tytułu

EN

Translation of Sequential Statements of VHDL Language

• Konferencja: Reprogramowalne Układy Cyfrowe (18-19 maja 2006; Szczecin; Polska)
• Języki publikacji: PL

Abstrakty

PL

Artykuł opisuje problemy występujące podczas translacji instrukcji sekwencyjnych generujących logikę kombinacyjną języka VHDL. Proponowanym formatem wyjściowym są równania boolowskie. Przedstawione w artykule informacje posłużyły za podstawę do stworzenia algorytmów kompilatora przeznaczonego do syntezy logicznej. Ostatnią część artykułu stanowi prezentacja wyników uzyskanych za pomocą wspomnianego narzędzia.

EN

The article describes problems concerning translation of VHDL's sequential statements. The dissertations focus on combination logic so the set of discussed instructions is limited. Knowledge presented became the base for a set of algorithms used in a real VHDL compiler meant for synthesis, which uses Boolean equations as an output format. The tool was put under excessive testing, the results which can be found at the end of the article.

Słowa kluczowe

PL

translacja instrukcji sekwencyjnych; język VHDL

EN

translation of sequential Statements; VHDL language

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2006
• Tom: R. 52, nr 7 bis
• Strony: 54--55
• Opis fizyczny: Bibliogr. 13 poz.

Twórcy

autor

Radziewicz M.

• Wydział Informatyki, Politechnika Szczecińska,

Bibliografia

• [1] Equipe Achitecture Des Systèmes Et Micro-Electronique. Alliance; A Complete CAD System for VLSI Design. 2004.
• [2] Equipe Achitecture Des Systèmes Et Micro-Electronique. Alliance documentation for version 3.2. 1992.
• [3] Equipe Achitecture Des Systèmes Et Micro-Electronique. Alliance documentation for version 5.0. W trakcie tworzenia. http://www-asim.lip6.fr/recherche/alliance/doc/
• [4] Z. Peng Synthesis of VLSI systems with the CAMAD design aid. DAC'86: Proceedings of the 23rd ACM/IEEE conference on Design automation. 1986.
• [5] P. Eles, M. Minea, K. Kuchcinski, Z. Peng Synthesis of VHDL concurrent processes. EURO-DAC'94: Proceedings of the conference on European design automation. 1994.
• [6] P. Eles, K. Kuchcinski, Z. Peng Synthesis of systems specified as interacting VHDL processes. Integration, the VLSI Journal. 1996.
• [7] G. E..Mekenkamp A New Approach to VHDL-Based Synthesis. 1998.
• [8] G. E. Mekenkamp, P. F. A Middelhoek, B. E. Molenkamp, J. Hofstede, T. Krol, A Syntax Based VHDL to CDFG Translation Model for High-Level Synthesis. VIUF Proceedings Spring 1996.
• [9] Molenkamp, Egbert, Mekenkamp, Gerhard, Hofstede, Jaap, Krol, Thijs SIL: an Intermediate for Syntax Based VHDL Synthesis. VIUF Proceedings 1995.
• [10] .J. Bhasker, A VHDL Synthesis Primer - Second Edition, Star Galaxy Publishing, 1998,
• [11] W. Bielecki, Kompilator jeżyka VHDL do projektowania układów cyfrowych. Wydział Informatyki Politechniki Szczecińskiej, 2002.
• [12] FPGA Express VHDL Reference Manual, Synopsys Inc. 1997.
• [13] VHDL'93 IEEE Standard VHDL Language Reference Manual, IEEE Std. 1076-1993.