Implementacja bibliotek standardowych języka VHDL

• Autorzy: Mościcki M.

Warianty tytułu

EN

Implementation of standard VHDL language libraries

• Konferencja: Reprogramowalne Układy Cyfrowe (18-19 maja 2006; Szczecin; Polska)
• Języki publikacji: PL

Abstrakty

PL

W artykule zaprezentowane zostaną sposoby generowania równań boolowskich dla podprogramów języka VHDL ze szczególnym uwzględnieniem podprogramów zawartych w bibliotekach standardowych. W pierwszej części zostaną przedstawione problemy pojawiające się podczas generowania równań boolowskich ze źródeł napisanych w języku VHDL dla funkcji z bibliotek standardowych. W części drugiej zostanie zaprezentowany algorytm umożliwiający generowanie równań boolowskich dla podprogramów. Jako przykład praktycznego zastosowania algorytmu, w części trzeciej zostaną przedstawione wyniki generowania równań boolowskich dla kilku układów logicznych.

EN

The paper presents the method of boolean equations generating for subprograms of the VHDL language, especially subprograms in standard library. In the first part of the paper presented problems of the generating boolean equations with sources written in the VHDL language for functions from standard packages. The second part presents algorithm enable to generate Boolean equations for procedures and functions. As an example of practical application of above algorithm some results of the generating boolean equations are shown in the third part.

Słowa kluczowe

PL

implementacja; biblioteki standardowe; język VHDL

EN

implementation; standard VHDL language libraries

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2006
• Tom: R. 52, nr 7 bis
• Strony: 52--53
• Opis fizyczny: Bibliogr. 7 poz.

Twórcy

autor

Mościcki M.

• Wydział Informatyki, Politechnika szczecińska,

Bibliografia

• [1] FPGA Fxpress, VMDL Reference Manual, 1997.
• [2] Jerzy Sołdek, Miejsce układów reprogramowalnych w informatyce. Materiały I Krajowej Konferencji Naukowej. Reprogramowalne układy cyfrowe.
• [3] Włodzimierz Wrona, VHDL język opisu i projektowania układów cyfrowych, Wydawnictwo pracowni komputerowej Jacka Skalmierskiego, Gliwice 1998.
• [4] Organizacja kompilatora do syntezy układów logicznych z syntezowalnego podzbioru języka VHDL, W. Bielecki, S. Hayduke, R. Drążkowski, M. Liersz,
• [5] M. Radziewicz, P. Blaszyński, Materiały IV Sesji Naukowej Informatyki, INFORMA, Szczecin 1999.
• (6] Generacja i wyszukiwanie wartości semantycznych w kompilatorze języka VHDL, służącym do generacji równań boolowskich. Piotr Blaszyński, Materiały V Sesji Naukowej Informatyki, INFORMA, Szczecin 2000.
• [7] Organizacja analizatora semantycznego kompilatora języka VHDL do syntezy układów logicznych, P. Blaszyński, R. Drążkowski, Materiały III krajowej konferencji naukowej RUC'2000, INFORMA, Szczecin 2000.