Optymalne adresowanie pamięci przy wykorzystaniu usterek uwarunkowanych zawartością (PSF)

• Autorzy: Sokół B. , Yarmolik S.V.

Warianty tytułu

EN

Optimal Memory Address Seeds for Pattern Sensitive Faults Detection

• Konferencja: Konferencja Informatyka - Sztuka czy Rzemiosło (19-22 czerwca 2006; Złotniki Lubańskie; Polska)
• Języki publikacji: PL

Abstrakty

PL

Celem niniejszej publikacji jest zaprezentowanie nowych algorytmów i technik testowania pamięci bazując na transparentnych testach pamięci. Niniejsza publikacja dotyczy problemu wykrywania usterek pamięci uwarunkowanych zawartością (ang. pattern sensitive faults - PSF). Zawarte w pracy informacje pokazują efektywność użycia testów krokowych przy wykrywaniu pasywnych usterek PSF (passive pattern sensitive faults PPSF). Zbadano efektywność wielokrotnego użycia testów krokowych do wykrywania wyżej wymienionych usterek PPSF oraz przeanalizowano optymalny wybór adresu startowego.

EN

The goal of this paper is to propose new algorithms and techniques for memory testing based on transparent memory tests. This paper deals with memory pattern sensitive faults detection problem. It shows the efficiency of using march tests for detection memory passive pattern sensitive faults. Also it shows the efficiency of multiple runs of march tests for detection PPSF's and analyzes the optimal address seeds.

Słowa kluczowe

PL

usterki uwarunkowane zawartością; transparentne testy krokowe; adresy początkowe

EN

pattern sensitive faults; transparent memory tests; address seeds

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2006
• Tom: R. 52, nr 6 bis
• Strony: 41--43
• Opis fizyczny: Bibliogr. 6 poz.

Twórcy

autor

Sokół B.

autor

Yarmolik S.V.

• Wydział Informatyki, Politechnika Białostocka,

Bibliografia

• [1] A. J. van de Goor. Testing Semiconductor Memories, Theory and Practice. - Chichester UK, John Wiley & Sons, 1991.
• [2] L Cheng., C. W. Wu “Neighborhood Pattern-Sensitive Fault Testing for Semiconductor Memories”, proc. VLSI Design/CAD Symp., Pingtung Aug. 2000, s. 401-404.
• [3] M. G.Karpovsky, V. N. Yarmolik, “Transparent Memory Testing for Pattern Sensitive Faults”, IEEE International Test Conference, 1994., s. 860-869.
• [4] M. Nicolaidis, “Theory of Transparent BIST for RAMs”, IEEE Transaction of Computers, vol. 45, N. 10, 1996.
• [5] V. N.Yarmolik, B. Sokol, S. V. Yarmolik, “Counter sequences for memory test address generation”, Mixed Design of Integrated Circuits and Systems, proc. 12th International Conference MIXDES 2005, Krakow, Poland 22-25 June, 2005, s. 413-418.
• [6] Sokol B., Mrozek I., Yarmolik V. N., “Transparent March Tests to effective Pattern Sensitive Faults Detection”, EAST-WEST DESIGN & TEST WORKSHOP - EWDTW’04, Jalta, Ukraina 22-26 Sept. 2004, s: 166-171.