Techniki zmniejszania poboru mocy wykorzystywane podczas wbudowanego samotestowania

• Autorzy: Puczko M. , Murashko I.

Warianty tytułu

EN

Low power BIST

• Konferencja: Konferencja Informatyka - Sztuka czy Rzemiosło (19-22 czerwca 2006; Złotniki Lubańskie; Polska)
• Języki publikacji: PL

Abstrakty

PL

W badaniach przeprowadzono próbę obniżenia rozpraszanej mocy generatora pseudolosowych wektorów testowych i analizatora sygnatur, które są wykorzystywane podczas wbudowanego samotestowania urządzeń cyfrowych BIST (ang. Built-In Self-Testing). Zaproponowano nową strukturę układu, która pozwala obniżyć moc wydzielaną w trakcie przeprowadzania samotestowania. Podstawowa idea powyższego sposobu opiera się na takiej modyfikacji elementów BIST, w której zamiast przerzutników -D wykorzystuje się przerzutniki -T.

EN

The power dissipation calculation of pseudorandom Test Pattern Generator (TPG) and Signature Analyzer (SA) in BIST is presented in this paper. The new idea, presented in the paper of test generation in BIST (Built-In Self-Test) allows reducing power dissipation during testing of the digital circuit. The main idea of proposed design is using flip-flops of type T.

Słowa kluczowe

PL

niski pobór mocy; test-per-clock; wbudowane samotestowanie; przerzutnik -T-D

EN

low power; test-per-clock; flip-flop-T-D; BIST

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2006
• Tom: R. 52, nr 6 bis
• Strony: 56--58
• Opis fizyczny: Bibliogr. 10 poz.

Twórcy

autor

Puczko M.

autor

Murashko I.

• Wydział Informatyki, Politechnika Białostocka,

Bibliografia

• [1] Yeap G. P., Practical Low Power Digital VLSI Design, Kluwer Academic Publisher, 1998
• [2] Zorian Y., A Distributed BIST Control Scheme for Complex VLSI Dissipation, Proceedings of IEEE VLSI Symposium, 1993, pp. 4-9.
• [3] Stroud C. E., A Designer’s Guide to Built-In Self Test, Boston/ Dordrecht/ London, Kluwer Academic Publisher, 2002.
• [4] Ravikumar C. P., Prasad N. S., Evaluating BIST architectures for low power // Proceedings of 7th Asian Test Symposium, 1998, 430-434.
• [5] Murashko I., Puczko M., The switching activity minimization for Low Power BIST, In book “Computer Information Systems and Industrial Management Applications”, Editors K. Saeed, R. Mosdorf, Z. Sosnowski, O. P. Hilmola, Bialystok, Poland, pp. 218-225.
• [6] Yarmolik V. N., Murashko I., A new idea for testing vector generation in BIST // Avtomatika I Vychislitelnaja Tecnika, 1995, N6, pp. 25-35.
• [7] Yarmolik V. N., Murashko I., Schmigman A.M., Analyzing and designing scanning path for BIST, Microelectronika, 1997, T. 26, No 5, pp. 350-353.
• [8] Murashko I. A., Yarmolik V. N., Schmigman A. M., A new idea for designing scanning paths in BIST, Automatic and Telemachanics, 1998, N7, pp.157-167.
• [9] Puchalski G. I., Nowoselcewa T. Y., Designing digital devices based on integrated circuit, Moscow, Radio I Svjas’, 1990.
• [10] Golomb S. W., Shift Registers sequences – Holden Day, San Francisco, 1967.