Systemy ATPG - stan obecny i perspektywy rozwoju

• Autorzy: Wiśniewski M. , Sapiecha K.

Warianty tytułu

EN

Automatic test pattern generation systems: overview

• Konferencja: Konferencja Aktualne problemy w elektrotechnice i informatyce (17-18.06.2005 ; Ameliówka, Polska)
• Języki publikacji: PL

Abstrakty

PL

Wraz z rozwojem technologii syntezy układów cyfrowych wzrosło zapotrzebowanie na skuteczne i szybkie systemy ATPG (Automatic Test Pattern Generation). Na wczesnych etapach projektowania niezbędne są systemy ATPG dostosowane do poziomu wirtualnego prototypu układu, specyfikowanego zazwyczaj w VHDL-u. Na etapie implementacji potrzebne są systemy ATPG dostosowane do poziomu bramkowego układu. Powstaje pytanie, jaka jest praktyczna przydatność oraz perspektywy rozwoju tych systemów? W artykule podjęto próbę odpowiedzi na to pytanie.

EN

New design technologies make possible to create digital systems as complex as never before. By that reason fast and efficient ATPG systems are requested. It's necessary to use ATPG utilities adjusted for virtual prototype (usualy described by VHDL) at early stages of designing process. Implementation demands ATPG systems suitable for gate level of chip. There is a question if that systems are really useful. In this paper we are trying to answer that question.

Słowa kluczowe

PL

systemy ATPG; synteza układów cyfrowych

EN

Automatic Test Pattern Generation; synthesis of digital system

• Wydawca: Wydawnictwo Politechniki Świętokrzyskiej
• Czasopismo: Zeszyty Naukowe Politechniki Świętokrzyskiej. Elektryka
• Rocznik: 2005
• Tom: Z. 43
• Strony: 231--236
• Opis fizyczny: Bibliogr. 11 poz., tab.

Twórcy

autor

Wiśniewski M.

• Politechnika Świętokrzyska, Katedra Informatyki, Aleja Tysiąclecia Państwa Polskiego 7, PL - 25 314 Kielce

autor

Sapiecha K.

• Politechnika Świętokrzyska, Katedra Informatyki, Aleja Tysiąclecia Państwa Polskiego 7, PL - 25 314 Kielce

Bibliografia

• [1] Niermann T., Paid J., HITEC: A test generation package for sequential circuits. In Proc. Eur. Design Automation Conf., Feb. 1991, p. 214-218.
• [2[ Devadas H.-K. T.M.S., Newton A.R., Sangiovannivincentelli A., Test generation for sequential circuits. IEEE Trans. CAD, 1988, pp. 1081-1093.
• [3] Sapiecha K., Sapiecha J., Deniziak S., HTDD Based Parallel Fault Simulator, Proc. of the 5-th IEEE Int. Conf. on ECS, Lisbon, 2 (1998) 217.
• [4] Lee H.K., Ha D.S., HOPE: An Efficient Parallel Fault Simulator for Synchronous Sequential Circuits, IEEE Trans. on CAD of ICS, (1996) 1048.
• [5] Hsiao M., Rudnick E., Patel, J., Sequential circuit test generation using dynamic state traversal. In Proc. Eur. DTC, Mar 1997, pp. 22-28.
• [6] Graham C.R., Rudnick E.M., Patel J.H., Dynamic Fault Grouping for PROOFS: A Win for Large Sequential Circuits, VLSI Design’97, pp. 542.
• [7] Corno F., Reorda M.S., Squillero G., RT-Level ITC’99 benchmarks and first ATPG results. ITC, 17(3), July-September 2000, pp. 4453.
• [8] Deniziak S., Sapiecha K., Fast high-level fault simulator, Annales UMCS Informatica AI 2 (2004), pp. 341-349.
• [9] Ravi S., Jha N., Fast test generation for circuits with RTL and gate-level views. In Proc. International Test Conference, 2001, pp. 1068-1077.
• [10] Zhang L., Ghosh I., Hsiao M., Efficient Sequential ATPG for Functional RTL Circuits, ITC’03.
• [11] Cheng W.T., Patel J.H., PROOFS: A super fast simulator for sequential circuits, Proc. Euro. Design Automation Conf., Mar 1990, pp. 475-479.