An improved model of delay-locked loop in the z-domain

• Autorzy: Orżanowski T.

Warianty tytułu

PL

Udoskonalony model dyskretny pętli DLL w dziedzinie z

• Języki publikacji: EN

Abstrakty

EN

This paper presents an improved z-domain model of the delay-locked loop (DLL). This model describes more accurately the behavior and characteristics of the DLL than the commonly used s-domain models. Since DLL is a mixed-mode circuit, I show a transformation method of the continuous-time part of DLL from s-domain into z-domain. I derive the discrete-time transfer function of the DLL and define the stability conditions for some transfer functions of the loop filter. The z-domain DLL models described by other authors are also discussed.

PL

Artykuł przedstawia udoskonalony model dyskretny pętli DLL (Delay-locked loop) w dziedzinie z. Model ten dokładniej opisuje działanie i właściwości pętli niż stosowany powszechnie model w dziedzinie s. Ponieważ DLL jest układem mieszanym, zatem w artykule przedstawiono metodę transformacji części ciągłej pętli z dziedziny s do dziedziny z. Na podstawie nowego modelu w dziedzinie z wyprowadzono transmitancję dyskretną pętli DLL i dla dwóch transmitancji operatorowych filtru, podano warunki stabilności pętli. W artykule sa dyskutowane modele DLL w dziedzinie z opisane w literaturze.

Słowa kluczowe

EN

delay-locked loop; discrete-time control systems; mixed-mode analysis

PL

DLL; dyskretny układ sterowania; analiza układu mieszanego

• Wydawca: Komitet Metrologii i Aparatury Naukowej PAN
• Czasopismo: Metrology and Measurement Systems
• Rocznik: 2003
• Tom: Vol. 10, nr 3
• Strony: 309--318
• Opis fizyczny: Bibliogr. 12 poz., rys., wykr.

Twórcy

autor

Orżanowski T.

• Military University of Technology

Bibliografia

• 1. Application note XAPP132 (v2.7): Using the Vinex delay-locked loop. Xilinx, Inc., Apr. 2003, pp. 1-15.
• 2. Rahkonen T., Kostamovaara J.: The use of stabilized CMOS delay lines in the digitization of short time intervals. IEEE J. Solid-State Circuits, vol. 28, no. 8, 1993, pp. 887-894.
• 3. Ljuslin C., Christiansen J., Marchioro A., Klingsheim O.: An integrated 16-channel CMOS time-to-digital converter. IEEE Trans. Nucl. Sci., vol. 41, no, 4, 1994, pp. 1104-1108.
• 4. Kalisz J., Orżanowski T., Szplet R.: Delay-locked loop technique for temperature stabilisation of internal delays of CMOS FPGA devices, Electronics Letters, vol. 36, no. 14, 6th July 2000, pp. 1184-1185.
• 5. Dally W. J., Poulton J. W.: Digital system engineering. Cambridge University Press, 1998.
• 6. Chadrakasan A., Bowhill W. J., Fox F. (Editors): Design of high-performance microprocessor circuits. IEEE, Inc., 2001, Chapter 12 (by Maneatis J. G.).
• 7. Maneatis J. G.: Low-jitter process-independent DLL and PLL based on self-biased techniques. IEEE J. Solid State Circuits, vol. 31, no. 11, 1996, pp. 1723-1732.
• 8. Gardner F. M.: Charge-pump phase-lock loops. IEEE Trans. Commun., vol. COM-28, no. 11, 1980, pp. 1849-1858.
• 9. Lee E. M.-J., Dally W. J., Greer T., Ng H.-T., Farjad-Rad R.., Poulton J., Senthinathan R.: Jitter transfer characteristics of delay-locked loops - theories and design techniques. IEEE J. Solid State Circuits, vol. 38, no. 4, 2003, pp. 614-621.
• 10. Aguiar R. L., Santos D. M.: Simulation and modelling of digital delay locked loops. 42nd Midwest Symposium Circuits and Systems, 1999.
• 11. Gessing R.: Fundamentals of automatic control (in Polish). Wydawnictwo Politechniki Śląskiej, Gliwice 2001.
• 12. Raven F. H.: Automatic control engineering. Fifth edition. McGraw-Hill, Inc., 1995.