Synteza logiczna przeznaczona dla matrycowych struktur programowalnych typu PAL

Kania, D.

Artykuł - szczegóły

Tytuł artykułu

Synteza logiczna przeznaczona dla matrycowych struktur programowalnych typu PAL

Autorzy

Kania D.

Identyfikatory

Warianty tytułu

The logic synthesis for the PAL-based complex programmable logic devices

Języki publikacji

Abstrakty

W pracy przedstawiono metody syntezy przeznaczone dla matrycowych struktur programowalnych. Jądrem układów matrycowych (CPLD) jest struktura typu PAL, zawierająca programowalną matrycę AND i stałe połączenia w matrycy OR, tworząca bloki logiczne typu PAL. Celem pracy jest zaprezentowanie metod syntezy, które umożliwiają realizacje funkcji za pomocą bloków logicznych typu PAL, zawierających określoną liczbę iloczynów. Podstawę pierwszej metody stanowi oryginalny sposób przedstawienia zminimalizowanej postaci wielowyjściowej funkcji. Istota tej metody polega na wyszukiwaniu wspólnych wielowyjściowych implikantów na podstawie analizy wierzchołków grafu wyjść, reprezentujących wektory wyjściowe. Zaproponowane algorytmy syntezy osadzone są na twierdzeniu o wyborze wierzchołka grafu wyjść. Twierdzenie to stanowi podstawę teoretyczną doboru grup implikantów realizowanych we wspólnych blokach typu PAL. W przypadku niespełnienia przez wierzchołki grafu wyjść warunków. Twierdzenie to stanowi podstawę teoretyczną doboru grup implikantów realizowanych we wspólnych blokach typu PAL. W przypadku niespełnienia przez wierzchołki grafu wyjść warunków twierdzenia dobór grupy implikantów dokonywany jest metodą heurystyczną. W części tej można znaleźć również oryginalną metodę opisu sprzężeń zwrotnych, sprowadzającą się do odpowiedniej modyfikacji wierzchołków grafu wyjść. Bloki logiczne spotykane w układach matrycowych często zawierają dodatkowe zasoby logiczne. Należą do nich między innymi trójstanowe bufory wyjściowe, których obecność może być uwzględniona w procesie syntezy. Proces syntezy rozpoczyna dwupoziomowa minimalizacja z rozłączeniem implikantów. Następnie wykonywany jest podział poszczególnych grup implikantów. Wynikiem tych dwóch procedur są zbiory implikantów o mocy mniejszej lub równej liczbie iloczynów znajdujących się w bloku logicznym typu PAL. Niezwykle cennym elementem syntezy jest dekompozycja. Wpływa ona przede wszystkim na minimalizację liczby bloków logicznych. Takie nietypowe zastosowanie teorii klasycznej dekompozycji jest przedmiotem rozważań zawartych w kolejnej części pracy. Opracowane algorytmy dekompozycji oparto na klasycznym modelu dekompozycji funkcjonalnej, wprowadzonym przez Curtisa. Poszczególne etapy dekompozycji opracowane są pod katem zasobów logicznych struktur CPLD typu PAL. Opracowana metoda dekompozycji wierszowej funkcji jednowyjściowej pozwala na dopasowania uzyskiwanych podukładów do struktury bloku logicznego typu PAL. Rozważania teoretyczne stanowią podstawę zawartych w pracy algorytmów syntezy. W końcowej części pracy przedstawiono złożone strategie syntezy przeznaczone dla różnych układów CPLD (z/bez wyjściowych buforów trójstanowych). Strategie syntezy opracowane są pod katem minimalizacji liczby bloków logicznych lub liczby warstw. Elementami tych strategii są przedstawione poprzednio poszczególne metody syntezy. W pracy zawarto również szereg wyników eksperymentalnych. Przeprowadzono je na popularnych układach testowych dla różnych rodzin układów programowalnych. Opracowane strategie syntezy porównano z akademickimi i komercyjnymi narzędziami syntezy.

The logic presents the synthesis for CPLDs. The core of CPLDs is a PAL-based structure which consists of the programmable AND matrix and fixed connections within the OR matrix. These matrixes form the PAL-based logic blocks. The aim of the work is to present the synthesis method of which enables implementation of a Boolean function by the means of the PAL-based logic blocks containing a definite number of terms. The first method is based on a unique of the multi-output Boolean function. The essence of the method concentrates on the process of searching for the common multi-output implicants based on the analysis of graph's nodes representing the output vectors. The suggested algorithms of synthesis have their foundation in the theorem on choosing a node of the graph outpust. That theorem serves as a theoretical background for the selection of those implicants' groups that are realized by the means of the shared PAL-based logic blocks. In a case of not meeting the conditions of the theorem by the nodes of the graph outpust to choose the specific node, a selection of the implicants' group is carried out according to the heurestic rules. Moreover, in this part of work, a new method for the description of feedback can be found, which leads to the appropriate modification of those nodes constituting the graph of outpust. The logic blocks that occur within the CPLD structures include frequently the additional logic resources. There are, among other things, such resources as the three-state output buffers, which can be taken into account in the process of logic synthesis. First, the process of synthesis starts with the two-level splitting minimization procedure. Then, a partition of the individual implicants' groups takes place. As a result of the two procedures mentioned above, the initial set of the Boolean function's implicants is divided into subsets with the higher or equal cardinality to the number of terms within the certain PAL-based logic blocks. Decomposition is an extremely valuable component of synthesis. First of all, it influences directly the number of logical blocks. The unusal application of the classical theory on the decomposition is discussed in the second part of this work. The algorithms developed are derived from the classical model of the functional decomposition that was introduced by Curtis. The individual phases of the decomposition are prepared for the PAL-based CPLD structures. The designed method for the row decomposition of the single-output Boolean function enables the adjustment of the obtained sub-circuits with the certain structure of the PAL-based logic block. The theoretical considerations serve as a base for the synthesis of algorithms included in this work. The final part of the work presents the complex strategies of synthesis, aimed at the various CPLD circuits (with/without the three-state output buffers). The strategies of synthesis are designed for the optimization following either the number of logical blocks or the number of levels. The individual synthesis methods, presented in the previous chapters, serve as the components of those strategies. The work presents also a number of results obtained from experiments. The experiments were carried out for the commonly used benchmarks, applying various families of programmable devices. The designed strategies were compared with the university-developed and the commercially available tools of the synthesis.

Słowa kluczowe

struktury matrycowe struktura PAL synteza logiczna

Wydawca

Wydawnictwo Politechniki Śląskiej

Czasopismo

Zeszyty Naukowe. Elektronika / Politechnika Śląska

Rocznik

2004

Tom

z. 14

Strony

5--212

Opis fizyczny

bibliogr. 223

Twórcy

autor

Kania D.

Instytut Elektroniki Politechnika Śląska, 44-100 Gliwice, ul. Akademicka 16 tel. (032) 237-26-14, dariusz.kania@polsl.pl

Bibliografia

1. Datal/O, ABEL. Design software - user manual, 1990
2. Abouzeid P., Babba B., Crastes M., Saucier G., Input-Driven Partitioning Methods and Application to Synthesis on Table-Lookup-based FPGAs, IEEE Transactions on Computer-Aided Design, Vol. 12, No. 7, 1993, pp. 913-925
3. Abouzeid P., Sakoni K., Saucier G., Poirot F., Multilevel Synthesis Minimizing the Routing Factor, Proceedings of Design Automation Conference, DAC'90, 1990, pp.365-368
4. Actel, FPGA Data Book and Design Guide, 1995
5. Adamski M., Metodologia projektowania reprogramowalnych sterowników logicznych z wykorzystaniem elementów CPLD i FPGA, Materiały I Krajowej Konferencji Naukowej Reprogramowalne Układy Cyfrowe, RUC'98, Szczecin, 12-13 marca 1998, ss. 15-22
6. Adamski M., Węgrzyn M., Wykorzystanie standardowych kompilatorów PLD do syntezy sterowników logicznych, Kwartalnik Elektroniki i Telekomunikacji Polskiej Akademii Nauk, 1997, t. 43, z. 3, pp.335-354
7. AMD, MACH 1,2,3, and 4 Family Data Book, 1995
8. AMD, PAL Devices Data Book and Design Guide, 1996
9. Akers S.B., Binary Decision Diagrams, IEEE Transactions on Computers, Vol.
10. C-27, No.6, June 1978, pp.509-516
11. Altera, MAX+PLUS II AHDL, 1995
12. Altera, MAX+PLUS II VHDL, 1996
13. Altera, MAX+PLUS II, Getting started, 1997
14. Altera, Device Data Book, 1999
15. Anderson J.H., Brown S.D., Technology mapping for large complex PLDs, Proceedings of Design Automation Conference, DAC'98, 15-19 January, 1998, pp.698 -703
16. Ashar P., Devadas S., Newton A.R., Sequential Logic Synthesis, Kluwer Academic Publisher, Boston/London/Dotdrecht, 1992
17. Ashenhurst R.L., The decomposition of switching functions, Proceedings of an International Symposium on the Theory of Switching, April 1957, (przedruk w dodatku do Curt62)
18. Atmel, Programmable Logic and System-Level ICs, 2000
19. Babba B., Crastes M., Saucier G., Input driven synthesis on PLDs and PGAs, The European Conference on Design Automation, Brussels, Belgium, March 1992, pp.48-52
20. Collaborative Benchmarking Laboratory, Department of Computer Science at North Carolina State University, http://www.cbl.ncsu/edu/
21. Bolton M., Digital Systems Design with Programmable Logic, Addison- Wesley Publishing Company, 1990
22. Bout D.V., The Practical Xilinx Designer Lab Book, Prentice Hall, 1998
23. Brand D., Sasao T., Minimization of AND-EXOR Expressions using Rewrite Rules, IEEE Transaction on Computers, Vol. 42, No. 5, May 1993
24. Brayton R.K., Hachtel G.D., McMullen C. and Sangiovanni-Vincentelli A.L., Logic Minimization Algorithms for VLSI Synthesis, Kluwer Academic Publishers, Boston 1984
25. Brayton R.K., Hachtel G.D., Sangiovanni-Vincentelli A.L., Multilevel logic synthesis, Proceedings of the IEEE, Vol.78, No.2, 1990, pp. 264-300,
26. Brayton R.K., McMullen C., The Decomposition and Factorization of Boolean Expression, Proceedings of International Symposium on Circuits and Systems, 1982, pp.49-54
27. Brayton R.K., Rudell R., Sangiovanni-Vincentelli A., Wang A., MIS: a Multiple-Level Logic Optimization System, IEEE Transactions on Computer-Aided Design, Vol. CAD-6. No.6, November 1987, pp. 1062-1081 Brown S.D., Francis R.J., Rose J., Vranesic Z.G., Field Programmable Gate Arrays, Kluwer Academic Publishers, Boston/London/Dotdrecht, 1993 Bryant V., Aspects of Combinatorics, Cambridge University Press, 1993 Brzozowski J.A., Luba T., Decomposition of Boolean Functions Specified by Cubes, University of Waterloo Computer Science Department, CS-97-01, January 1997 (ftp://cs-archive.uwaterloo.ca/cs-archive/CS-97-01/CS-97-01 Bums M., Perkowski M., Jóżwiak L., An Efficient Approach to Decomposition of Multi-Output Boolean Functions with Large Sets of Bound Variables, Proceedings of Euromicro Conference, Vasteras, Sweden, August 25-27, 1998, pp. 16-23
28. Carpenter A., Messer N., The Use of VHDL+ in The Specification Level Modeling of An Embedded System, Proceedings of the Forum on Design Languages, Luasanne, Switzerland, Sept. 6-11 1998, pp. 83-92.
29. Chang S., Marek-Sadowska M., Hwang T., Technology Mapping for TLU FPGA’s Based on Decomposition of Binary Decision Diagrams, IEEE Transactions on Computer-Aided Design, Vol. 15, No. 10, October 1996, pp. 1226-1235
30. Chattopadhyay S., Roy S., Chaudhuri P., KGPMAP: library-based technology¬mapping technique for antifuse based FPGAs, IEE Proceedings-Computers and Digital Techniques, Vol. 141, November 1994, pp. 361-368
31. Chen S. L., Hwang T. T., Liu C.L., A technology mapping algorithm for CPLD architectures, IEEE International Conference on Field-Programmable Technology, Hong Kong, December 16-18, 2002, pp. 204-210
32. Chen К. C., Muroga S., Input assignment algorithm for decoded-PLAs with multi-input decoders, IEEE International Conference on Computer-Aided Design, ICCAD'88, Digest of Technical Papers, 7-10 November 1988, pp. 474-477
33. Christofides N., Graph Theory - An Algorithmic Approach, Academic Press, New York, London, San Francisco, 1975
34. Ciesielski M. J., Yang S., PLADE: A two-stage PLA decomposition, IEEE Transactions on Computer-Aided Design, Vol.11, No.8, August 1992, pp. 943-954
35. Cong J., Ding Y., FlowMap: An Optimal Technology Mapping Algorithm for Delay Optimization in Lookup-Table Based FPGA Design, IEEE Transactions on Computer-Aided Design, Vol.13, No.1, 1994, pp. 1-12
36. Cong J., Hwang Y-Y., Boolean Matching for LUT-Based Logic Blocks With Applications to Architecture Evaluation and Technology Mapping, IEEE Transactions on Computer-Aided Design, Vol.20, No.9, 2001, pp. 1077-1090 Cong J., Wu C., An Efficient Algorithm for Performance-Optimal FPGA Technology Mapping with Retiming, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol. 17, No.9, 1998, pp. 738-748 Curtis H.A., The Design of switching Circuits, D.van Nostrand Company, Inc., Princeton, New Jersey, Toronto, New York, 1962
37. Curtis H.A., Generalized tree circuit - the basic building block of an extended decomposition theory, J.ACM, Vol.10, 1963, pp.562-581
38. Cypress, Data Book, 1996
39. Czerwiński R., Kania D., Nocuń P., Kodowanie stanów dedykowane dla struktur typu PAL, Krajowe Sympozjum Telekomunikacji, KST2002, vol. A, Bydgoszcz, wrzesień 2002, ss.65-71
40. Czerwiński R., Kania D., Metody kodowania stanów automatów sekwencyjnych oparte na wyborze aktywności wyjść, RUC 2003, Szczecin, 8-9 maja, 2003, ss. 9-16
41. Dagenais M., Agarwal V., Rumin N., McBOOLE: A New Procedure for Exact Logic Minimization, IEEE Transactions on CAD/ICAS, Vol. CAD-4, No.3, 1986, pp.269-284
42. Deniziak S., Sapiecha K., CUPLAND-a behavioral level description compiler for designing of PLD/EPLD-based systems, IEEE International Symposium on Circuits and Systems, ISCAS '94, Vol. 1, 30 May-2 Jun 1994, pp. 201-204 Devadas S., Comparing Two-Level and Ordered Binary Decision Diagram Representations of Logic Functions, IEEE Transactions on Computer-Aided Design, Vol. 12, No.5, May 1993
43. Devadas S., Newton A.R., Exact Algorithms for Output Encoding, State Assignment, and Four-Level Boolean Minimization, IEEE Transactions on Computer-Aided Design, Vol. 10, No. 1, January 1991
44. Devadas S., Wang A.R., Newton A.R., A. Sangiovanni-Vincentelli, Boolean Decomposition of Programmable Logic Arrays, IEEE Custom Integrated Circuits Conference, May 1988, pp. 2.5.1 -2.5.5
45. Devadas S., Wang A.R., Newton A.R., Sangiovanni-Vincentelli A., Boolean decomposition in multi-level logic optimization, Digest of Technical Papers, IEEE International Conference on Computer-Aided Design, ICCAD-88, 7-10 Nov 1988, pp.290 -293
46. Drechsler R., Checking Integrity during Dynamic Reordering in Decision Diagrams, Proceedings of the 25th EUROMICRO Conference, IEEE Computer Society, Milan, Italy, September 8-10, 1999, pp. 360-367
47. Dzikowski A., Hrynkiewicz E., Metody dekompozycji zespołu funkcji z wykorzystaniem diagramów ROBDD, IV Krajowa Konferencja Naukowa, Reprogramowalne Układy Cyfrowe, RUC’2001. Szczecin, maj 2001, ss.19-28
48. Dzikowski A., Hrynkiewicz E., Złożona dekompozycja obszarowa zespołu funkcji logicznych z wykorzystaniem diagramów ROBDD, II Krajowa Konferencja Elektroniki, KKE'03 Kołobrzeg, czerwiec 2003, tom II, ss.393-398
49. Dzikowski A., Hrynkiewicz E., Sposób wyszukiwania wspólnych grup węzłów grafu ROBDD przy dekompozycji wielowyjściowych funkcji logicznych, KST’99 Bydgoszcz, 1999, tom B-1.30, ss. 259-266
50. Fawcett В.К., Map, place and route: the key to high-density PLD implementation, Microelectronics Communications Technology Producing Quality Products Mobile and Portable Power Emerging Technologies, WESCON/'95, 7-9 Nov 1995, pp. 292-297
51. Filo D., Yang J.C., Mailhot F., De Micheli G., Technology Mapping for Two-Output RAM-based Field Programmable Gate Array, Proceedings of European Design Automation Conference, February, 1991, pp.534-538
52. Francis R.J., Rose J., Vranesic Z., Chortle-Crf: Fast Technology Mapping for Lookup Table-based FPGAs, Proceedings of the Design Automation Conference, 1991, pp. 227-233
53. Fujita M., Fujisawa H., Matsunaga Y., Variable Ordering Algorithms for Ordered Binary Decision Diagrams and Their Evaluation, IEEE Transactions on CAD, Vol.12, No.l, January 1993
54. Gajski D., Dutt N., Wu A., Lin Y., High-Level Synthesis: Introduction to Chip and System Design, Kluwer Academic Publishers, 1992
55. Gajski D., Doemer R., Zhu J., IP-centric Methodology and Design with the SpecC Language, Materiały szkoleniowe szkoły letniej zorganizowanej przez NATO Advance Study Institute na temat "System Level Synthesis", Barga, Włochy, 11-20 sierpnia 1998
56. Garbolino T., Gucwa K., Hławiczka A., Kania D., Kardaszewicz J., Kulisz J., A.Morawiec, Laboratorium podstaw techniki cyfrowej, Wydawnictwo Politechniki Śląskiej, Gliwice 2002
57. Green D., Modem logie design, Addison-Wesley Publishing, 1986
58. Huang J-D., Jou J-Y, Shen W-Z, ALTO: An Iterative Area/Performance Tradeoff Algorithm for LUT-Based FPGA Technology Mapping, IEEE Transactions on Very Large Integration (VLSI) Systems, Vol. 8, No.4, August 2000, pp. 392-400
59. Hong S., Cain R., D.Ostapko, MINI: A heuristic approach for logic minimization, IBM Journal of Research and Development, Vol.18, 1974, pp.443-458
60. Hrynkiewicz E., Kania D., Impact of decomposition direction on synthesis effectiveness, Programmable Devices and System, PDS’03, February 11-13, Ostrava, 2003, pp. 144-149
61. Hrynkiewicz E., Kania D., Dekompozycja układów kombinacyjnych pod kątem realizacji na strukturach PLD o niewystarczającej liczbie termów, KST’95, Bydgoszcz, 6-8 września 1995, ss. 366-373
62. Hrynkiewicz E., Kania D., Niemczyk A., Logic Function Set Minimization Using the Method of Usefulness Anticipation if the Generated Implicants, XIXth National Conference Circuits Theory and Electronic Networks Kraków-Krynica, Poland, October 23-26, 1996, pp. 127-132
63. Hrynkiewicz E., Pucher К., Kania D., The input partitioning and coding problem in PAL-based CPLDs, XXth National Conference CT&EN, Kołobrzeg, Poland, October 21-24, 1997, ss. 145-152
64. Hsu Y.Ch., Lin Y.L., Hsied H.Ch., Chao Т.Н., Combining Logic Minimization and Folding for PLA's, IEEE Transactions on Computers, Vol. 40, No. 6, June 1991
65. Iguchi Y., Sasao T., Matsuura M., Implementation of multiple-output functions using PQMDDs, Proceedings 30th IEEE International Symposium on Multiple-Valued Logic, ISMVL'00, 2000, pp. 199 -205
66. Iguchi Y., Sasao T., M.Matsuura, Evaluation of multiple-output logic functions using decision diagrams, Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC'03, 2003, pp. 312 —315
67. Jacobi R.P., Trullemans A.M., Generating Prime and Irredundant Covers for Binary Decision Diagrams, The European Conference on Design Automation, Brussels, Belgium, March 1992, pp.104-108
68. Jóźwiak L., Chojnacki A., Functional Decomposition based on Information Relationship Measures Extremely, Proceedings of the 25th EUROMICRO Conference, IEEE Computer Society, Milan, Italy, September 8-10, 1999, pp. 150-160
69. Jóźwiak L., Volf F., Efficient decomposition of assigned sequential machines and Boolean functions for PLD implementations, Proceedings of Electronic Technology Directions to the Year 2000, 23-25 May 1995, pp. 258 -266
70. Kalisz J., Podstawy elektroniki cyfrowej, WKŁ, 1991
71. Kamionka-Mikuła H., Małysiak H., Pochopień B., Układy cyfrowe. Teoria i przykłady, Wydawnictwo Jacka Skalmierskiego, Gliwice 2000
72. Kania D., Decomposition-based synthesis and its application in PAL-oriented technology mapping, Proceedings of 26-th Euromicro Conference, IEEE Computer Society Press, Maastricht, 2000, pp. 138-145
73. Kania D., Heurystyczna metoda dekompozycji zespołu funkcji boolowskich wykorzystująca dekompozycje złożone, przeznaczona dla układów FPGA typu tablicowego, Kwartalnik Elektroniki i Telekomunikacji, 2000, 46, z.2, ss.195-210
74. Kania D., A technology mapping algorithm for PAL-based devices using multi-output function graphs, Proceedings of 26-th Euromicro Conference, IEEE Computer Society Press, Maastricht, 2000, pp. 146-153
75. Kania D., Coding capacity of PAL-based logic blocks included in CPLDs and FPGAs, IF AC Workshop on Programmable Devices and Systems, PDS 2000, Ostrava, February 8-9, Published for the IF AC by PERGAMON, An Imprint of Elsevier Science, 2000, pp. 164-169
76. Kania D., Sposób kodowania stanów wewnętrznych automatów sekwencyjnych realizowanych w strukturach programowalnych ze stałym (H, L) lub programowalnym poziomem aktywności wyjścia, zgłoszenie patentowe P 344029, 2000
77. Kania D., Logic Decomposition for CPLD Synthesis, IF AC Workshop on Programmable Devices and Systems, PDS 2000, Ostrava, February 8-9, Published for the IFAC by PERGAMON, An Imprint of Elsevier Science, 2000, pp. 49-52
78. Kania D., Synteza logiczna wielopoziomowych układów w strukturach typu PAL z trójstanowymi buforami wyjściowymi, Kwartalnik Elektroniki i Telekomunikacji, 2000, 46, z.l, ss.81-90
79. Kania D., Struktury programowalne - strategia syntezy logicznej, Elektronizacja, nr 10, 2000, ss.17-19
80. Kania D., Wybór sposobu realizacji wielowyjściowych funkcji logicznych w strukturach CPLD typu PAL, RUC’2000, Szczecin, ss. 88-96
81. Kania D., Metody dekompozycji funkcji przeznaczone dla układów FPGA typu tablicowego. Krajowe Sympozjum Telekomunikacji, KST2001, Bydgoszcz, wrzesień 2001, pp.48-56
82. Kania D., Sposób kodowania równomiernie wykorzystujący iloczyny zawarte w strukturach programowalnych typu PAL, zgłoszenie patentowe, P 345784, 30.01.2001
83. Kania D., Realizacja układów kombinacyjnych w strukturach MACH, Kwartalnik Elektroniki i Telekomunikacji, 2001,47, z. 1, ss.65-74
84. Kania D., An Efficient Algorithm for Output Coding in PAL-based CPLDs, International Journal of Engineering, Vol. 15, No.4, November 2002, pp.325-328
85. Kania D., Synteza logiczna dla struktur typu PAL wykorzystująca bufory wyjściowe, Kwartalnik Elektroniki i Telekomunikacji, 2002, 48, z.l, ss. 53-66
86. Kania D., Logic Synthesis of Multi-Output Functions for PAL-based CPLDs, IEEE International Conference on Field-Programmable Technology, Hong Kong, December 16-18, 2002, pp. 429-432
87. Kania D., Improved Technology Mapping for PAL-based Devices Using a New Approach to Multi-Output Boolean Functions, DATE 02, Paris, March 2002, p.1087
88. Kania D., Dekompozycja wielokrotna w syntezie logicznej dla struktur FPGA typu tablicowego, Elektronika, nr 2-3, 2002, ss. 43-46
89. Kania D., An Efficient Approach to Synthesis of Multi-Output Boolean Functions on PAL-based Devices, IEE Proceedings - Computer and Digital Techniques, Vol. 150, No. 3, May 2003, pp.143-149
90. Kania D., Synteza logiczna funkcji w strukturach typu PAL z trójstanowymi buforami wyjściowymi, RUC 2003, Szczecin, 8-9 maja, 2003, ss. 21-28
91. Kania D., Synteza logiczna wielowyjściowych funkcji w strukturach typu PAL, RUC 2003, Szczecin, 8-9 maja, 2003, ss. 29-36
92. Kania D., Tablicowe metody dekompozycji układów kombinacyjnych. Realizacja tych układów na wybranych strukturach programowalnych, rozprawa doktorska, Politechnika Śląska, Gliwice 1995
93. Kania D., Complex decomposition of multiple-output functions, International Conference on Programmable Devices and Systems, PDS’96, Ostrava, Czech Republic, November 26-28 1996, pp. 86-91
94. Kania D., An algorithm of functional decomposition with free set variables coding, Kwartalnik Elektroniki i Telekomunikacji, 1998, 44, z.3, pp.317-324
95. Kania D., Coding Capacity of Programmable Transcoder, Electronics and Telecommunications Quarterly, 1998,44, z.2, pp. 193-204
96. Kania D., Two-level logic synthesis on PAL-based CPLD and FPGA using decomposition, Proceedings of 25-th Euromicro Conference, IEEE Computer Society Press, Milan, 1999, pp. 278-281
97. Kania D., Two-level logic synthesis on PALs, Electronics Letters, 1999, Vol.35,No. 11, pp. 879-880
98. Kania D., Efektywna metoda realizacji zespołu funkcji w strukturach typu PAL, Kwartalnik Elektroniki i Telekomunikacji, 1999,45, z. 3-4, ss. 433-444
99. Kania D., Algorytmy podziału wyjść umożliwiające realizację układów cyfrowych w strukturach PLD, Kwartalnik Elektroniki i Telekomunikacji, 1999, 45, z.2,pp. 189-202;
100. Kania D., Metody ekspansji liczby wyjść układów PLD. Krajowe Sympozjum Telekomunikacji, KST’99, 8-10 wrzesień, Bydgoszcz, 1999, ss. 170-177
101. Kania D., Coding Capacity of PAL-based Programmable Transcoder with Uneven Number Terms per Output, Kwartalnik Elektroniki i Telekomunikacji, 1999, 45, z.l, pp.73-84
102. Kania D., Synteza logiczna dla układów CPLD typu PAL wykorzystująca dekompozycję, Kwartalnik Elektroniki i Telekomunikacji, 1999,45, z. 3-4, ss. 445-454
103. Kania D., Impact of logic minimization on term partitioning effectiveness, Proceedings of the XXIInd National Conference on Circuits Theory and Electronic Networks, Warszawa-Stare Jabłonki, October 22-24, 1999, pp. 131-136
104. Kania D., Podział termów umożliwiający realizację układów cyfrowych w strukturach CPLD i FPGA typu PAL, RUC’99, Szczecin, ss. 241-248
105. Kania D., Hrynkiewicz E., Variable partitioning method based on subdecomposition, XIXth National Conference Circuits Theory and Electronic Networks, Kraków-Krynica, Poland, October 23-26, 1996, pp. 121-126
106. Kania D., Hrynkiewicz E., Pucher K., Coding capacity of PAL-based devices with different number terms per output, Proceedings of the XXIst National Conference on Circuits Theory and Electronic Networks, Poznań-Kiekrz, October 22-24, 1998, pp. 203-208
107. Kania D., Szreter J., Programowalne układy logiczne FPLA, FPLS, Elektronizacja nr 7, 1992
108. Kania D., Szreter J., Projektowanie układów cyfrowych z wykorzystaniem układów PLD, Elektronizacja nr 12, 1992
109. Kania D., Szreter J., Metody opisu urządzeń cyfrowych z układami PLD, Elektronizacja nr 3, 1993
110. Kania D., Szreter J., Języki opisu w projektowaniu urządzeń z PLD, Elektronizacja nr 1,1993
111. Kapoor В., Improved Technology Mapping Using A New Approach to Boolean Matching, Proceedings of ED&TC95, March 6-9, Paris, France, 1995, pp.86-90
112. Karplus К., Xmap: a Technology Mapper for Table-lookup Field-Programmable Gate Arrays, Proceedings of 28th DAC, June 1991, pp. 240-243
113. Karplus К., Amap: a Technology Mapper for Selector-based Field-Programmable Gate Arrays, Proceedings of 28th DAC, June 1991, pp. 244-247
114. Kim J., Byun S., Kim H., Development of technology mapping algorithm for CPLD under time constraint, 6th International Conference on VLSI and CAD, ICVC '99, 1999, pp.411-414
115. Kim H-S., Kim J-J., Lin Ch-H., An efficient CPLD technology mapping under the time constraint, Proceedings of the 12th International Conference on Microelectronics, ICM 2000, 2000, pp.265 -268
116. Kim J-J., Kim H-S., Lin Ch-H., A new technology mapping for CPLD under the time constraint, Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC’01, 2001, pp.235 -238
117. Kołodziński S., Dekompozycja funkcji logicznych metodami spektralnymi zorientowana na realizację tych funkcji w układach FPGA typu tablicowego, rozprawa doktorska, Gliwice 2003
118. Kouloheris J.L., Gamal El, FPGA performance versus cell granularity, Proceedings of the IEEE Custom Integrated Circuits Conference, 12-15 May 1991, pp. 6.2/1 -6.2/4
119. Kouloheris J.L., Gamal A.E1, PLA-based FPGA Area Versus Cell C+ Granularity, Proceedings of the IEEE Custom Integrated Circuits Conference, 3-6 May 1992, pp.4.3.1-4.3.4
120. Krishnamoorthy S., Tessier R., Technology Mapping Algorithms for Hybrid FPGAs Containing Lookup-Tables and PLAs, IEEE Transactions on CAD of Integrated Circuits and Systems, Vol.22, No.l 1, 2002, pp.545-559
121. Lai Y., Pedram M., Vrudhula S., EVBDD-Based Algorithms for Integer Linear Programming, Spectral Transformation, and Function Decomposition, IEEE Transactions on Computer-Aided Design, Vol.13, No.8, August 1994, pp. 959-975
122. Lai Y., Pan K., Pedram M., FPGA synthesis using function decomposition, Proceedings of the IEEE International Conference on Computer Design, Cambridge, 1994, pp. 30-35
123. Lai Y., Pan K. R., Pedram M., OBDD-Based Function Decomposition: Algorithms and Implementation, IEEE Transactions on Computer-Aided Design, Vol.15, No.8, August 1996, pp. 977-990
124. Lasocki R., Dekompozycja zależności funkcjonalnych określonych w zbiorach skończonych, rozprawa doktorska, Politechnika Warszawska, Warszawa 1999
125. Lattice, Data Book, 1994
126. Lee K.K., Wong D.F., Using PLAs to design universal logic modules in FPGAs, IEEE International Symposium on Circuits and Systems, Vol. 6, 31 May-3 Jun 1998, pp. 421-425
127. Lee S. C., Digital Circuits and Logic Design, Prentice-Hall, Inc. Englewood Cliffs, New Jersey 1976
128. Legl Ch., Wurth B., Eckl K., An Implicit Algorithm for Support Minimization during Functional Decomposition, ED&TC, Paris, 1995, pp. 412-417,
129. Liu Y., Wang K., Hwang T., Liu C., Binary Decision Diagrams Using Minimum Expected Path Length, DateOl, Munich, Germany, 13-16 March, 2001, pp.708-712
130. Liu B.D., Wei K.Ch., An Efficient Algorithm for Selecting Bipartite Row or Column Folding of Programmable Logic Arrays, IEEE Transactions on Circuits and Systems, Vol.41, No.7, July 1994, pp.494-498
131. Luba T., Synteza układów logicznych, Wyższa Szkoła Informatyki Stosowanej i Zarządzania, wyd. 2, Warszawa, 2001.
132. Luba T., Multi-level logic synthesis based on decomposition, Microprocessors and Microsystems, Vol.18, No. 8, October 1994
133. [Łuba95] Luba T., Decomposition of multiple-valued functions, Proceedings 25th International Symposium on Multiple-Valued Logic, 23-25 May 1995, pp.256-261
134. [Łuba99] Luba T., Rola i znaczenie syntezy logicznej w projektowaniu układów cyfrowych. Materiały z konferencji: Reprogramowalne Układy Cyfrowe, RUC’99, Szczecin 1999, ss. 75-84
135. [ŁubaL94] Luba T., Lasocki R., Decomposition of Multiple-Valued Boolean Functions, Appl. Math, and Comp. Sei., Vol.4, No.l, 1994, pp.125-138
136. [ŁubaZ02] Luba T., Zbierzchowski B., Zbysiński P., Układy reprogramowalne dla potrzeb telekomunikacji cyfrowej, Przegląd Telekomunikacyjny nr 5, 2002
137. [Mach95] AMD, MACHXL software User's Guide, 1995
138. [MailM93] Mailhot F., De Micheli G., Algorithms for Technology Mapping Based on Binary Decision Diagrams and on Boolean Operations, IEEE Transactions on CAD, Vol.12, No.5, May 1993
139. [Maje99] Majewski W., Układy logiczne, WNT, wydanie 6, Warszawa 1999
140. [MajeŁ86] Albicki A., Ignaczak A., Jasiński K., Kostka A., Luba T., Majewski W., Zbierzchowski B., Cyfrowe układy telekomunikacyjne. Podstawy teoretyczne i zasady syntezy. Praca zbiorowa pod red. W.Majewskiego i T.Łuby, WKL, Warszawa 1986
141. [MajeŁ92] Majewski W., Luba T., Jasiński K., Zbierzchowski B., Programowalne moduły logiczne w syntezie układów cyfrowych, WKL, Warszawa 1992
142. [MaliH91] Malik A., Harrison D., Brayton R.K., Three-level decomposition with application to PLDs, Proceedings IEEE International Conference on Computer Design: VLSI in Computers and Processors, 14-16 October, 1991, pp. 628 -633
143. [MalvP98] Malvi R., Perkowski M., Jóźwiak L., Exact Graph Coloring for Functional Decomposition: Do we Need it?, Proceedings of 3rd International Workshop on Boolean Problems, Freiberg University of Mining and Technology, Institute of Computer Science, September 17-18, 1998, pp. 1-10
144. [McC156] McCluscey E., Minimization of Boolean Functions, The Bell System Technical Journal, Vol.35, November 1956, pp. 1417-1444
145. [McGeS93] McGeer P., Sanghavi J., Brayton R. K., Sangiovanni-Vincentelli A., ESPRESSO-SIGNATURES: A New Exact Minimizer for Logic Functions, Proceedings of the Design Automation Conference, 1993, pp. 618-621
146. [Mich94] Micheli G., Synthesis and optimization of digital circuits, McGrew-Hill, Inc., 1994 (tł. Synteza i optymalizacja układów cyfrowych. WNT, Warszawa 1998
147. [MichL93] Michel P., Lauther U., Duży P., The Synthesis Approach to Digital System Design, Kluwer Academic Publishers, Boston/London/Dotdrecht, 1993
148. [MiliHOl] A. Milik, Hrynkiewicz E., Reconfigurable Logic Controller Architecture, Programming, Implementation, International Conference on Programmable Devices and Systems, PDS’01, Gliwice, November 22-23, 2001, pp. 171-176
149. [МІ1І03] Milik A., Rekonfigurowalny sterownik logiczny, rozprawa doktorska, Politechnika Śląska, Gliwice 2003
150. [MinalOl] Minato S., Ishihara S., Streaming BDD Manipulation for Large-Scale Combinatorial Problems, DateOl, Munich, Germany, 13-16 March, 2001, pp.702-707
151. Mitra S., Avra L.J., McCluskey E.J., An output Encoding Problem and a Solution Technique, IEEE Transactions on Computer-Aided Design, Vol. 18, No.6, June 1999, pp.761-768
152. Molski M., Modułowe i mikroprogramowalne układy cyfrowe. WKŁ, Warszawa 1986
153. Mowie F. J., A Systematic Approach to Digital Logic Design, Addisin-Wesley, 1976
154. Murgai R., Logic Synthesis for Field-Programmable Gate Array, PhD Thesis, University of California at Berkeley, 1993
155. Murgai R., Nishizaki Y., Shenay N., Brayton R.K., Sangiovanni-Vincentelli A., Logic Synthesis for Programmable Gate Array, Proceedings 27th DAC, June 1990, pp. 620-625
156. Murgai R., Shenoy N., Brayton R.K., Sangiovanni-Vincentelli A., Improved Logic Synthesis for Table Look Up Programmable Gate Arrays, Proceedings of the International Conference on Computer-Aided Design, 1991, pp.564-567 Nowicka M., Luba T., Selvaraj H., Multilevel Decomposition Strategies in Decomposition-Based Algorithms and Tools, International Workshop on Logic and Architecture Synthesis, Grenoble, 1997, pp. 129-136
157. Ortega R. B., Lavagno L., Borriello G., Models and Methods for HW/SW Intellectual Property Interfacing, Materiały szkoleniowe szkoły letniej zorganizowanej przez NATO Advance Study Institute na temat "System Level Synthesis", Barga, Włochy, 11-20 sierpnia 1998
158. Pan K. R., Pedram M., FPGA Synthesis for Minimum Area, Delay and Power, ED&TC, Paris, 1996, p. 603
159. Perkowski M., Burns M., Almeria R., Hiev N., Approaches to the Input-Output Encoding Problem in Boolean Decomposition,' Portland State University, Electrical Engineering Department, Report, January 9, 1996.
160. Perkowski M., Marek-Sadowska M., Jóźwiak L., Luba T., Grygiel S., Nowicka M., Malvi R., Wang Z., Zhang J.S., Decomposition of Multiple-Valued Relations, Proc. ISMVL'97, Halifax, Nova Scotia, Canada, May 1997, pp. 13-18
161. Perkowski M., Malvi R., Grygiel S., Bums M., Mishchenko A., Graph coloring Algorithms for Fast Evaluation of Curtis Decomposition, The 36-th АСМ/IEEE DAC’99, New Orleans, USA, June 22-25, 1999
162. Philips, Integrated Fuse Logic, Handbook, 1985
163. Piecha J., Dekompozycyjna metoda minimalizacji sieci logicznych, rozprawa doktorska, Politechnika Śląska, Gliwice 1972
164. Piecha J., Algorytm dekompozycji pewnej klasy funkcji przełączających. Zeszyty Naukowe Politechniki Śląskiej, s. Automatyka, z. 21, Gliwice 1972 Piecha J., Test prostej alternatywnej dekompozycji funkcji logicznych, Archiwum Automatyki i Telemechaniki, Tom XIX, Zeszyt 2, 1974
165. Proudfoot J.T., Ngwira S.M., Efficient method for the identification of optimum disjunctive decompositions of complex logic functions, IEE Proceedings-Computers and Digital Techniques, Vol. 142, No.4, Jul 1995, pp. 249 -254
166. Pucher K., Efektywne wykorzystanie cyfrowych struktur programowalnych, rozprawa doktorska, Gliwice 2000
167. Pucher К., The use of an XOR element in PLD resources, XIX National Conference Circuit Theory and Electronic Networks, Krynica, 23-26 październik 1996
168. Pucher К., Improved term partitioning efficiency in the implementation of a single function in PAL structures, International Conference Programmable Devices and Systems, Ostrawa, Czechy (PDS'96), 1996, pp.69-75
169. Pucher K., Effective use of digital complementary line in PLD circuits, International Conference on Programmable Devices and Systems, PDS'98, Gliwice, February 1998, pp.149-158
170. Pucher K., Hrynkiewicz E., About utilization of the PLD resources, XVII-th National Conference Circuit Theory and Electronic Networks Wrocław-Polanica Zdrój, Poland, October 19-21, 1994
171. Quine W., The problem of Simplifying truth functions, American Mathematical Monthly, Vol.59, 1952, pp. 521-531
172. Rawski M., Jachna Z., Chmielewski J., Praktyczne znaczenie dekompozycji funkcjonalnej w projektowaniu układów cyfrowych, RUC'2001, Szczecin, 7-8 maja, 2001, ss. 29-38
173. Rawski M., Jóźwiak L., Luba T., The Influence of the Number of Values in Sub-Functions on the Effectiveness and Efficiency of the Functional Decomposition, Proceedings of the 25th EUROMICRO Conference, IEEE Computer Society, Milan, Italy, September 8-10, 1999, pp. 86-93
174. Rawski M., Jóźwiak L., Luba T., Efficient Input Support Selection for Sub-Functions in Functional Decomposition based on Information Relationship Measures, Proceedings of the 25th EUROMICRO Conference, IEEE Computer Society, Milan, Italy, September 8-10, 1999, pp. 94-101
175. Rawski M., Nowicka M., Tomaszewicz P., Luba T., Decomposition-based logic Synthesis and its application in FPGA-oriented technology mapping, International Conference on Programmable Devices and Systems, PDS'96, Ostrava, Czech Republic, November 26-28, 1996, pp.47-54
176. Roth P.J., Karp R.M., Minimization over Boolean Graphs, IBM Journal of Research and Development, Vol.6, 1962, pp. 227-238
177. Rudell R., Sangiovanni-Vincentelli A., Multiple-valued Minimization for PLA Optimization, IEEE Transactions on CAD/ICAS, Vol.CAD-6, No. 5, September 1987, pp.727-750
178. Rzechowski R., Jóźwiak L., Luba T., Technology Driven Multilevel Logic Synthesis based on Functional Decomposition into Gates, Proceedings of the 25th EUROMICRO Conference, IEEE Computer Society, Milan, Italy, September 8-10, 1999, pp. 368-375
179. Salcie Z., Smailagic A., Digital systems design and prototyping using field programmable logic, Kluwer Academic Publishers, 1998
180. Saldanha A., Katz R.H., PLA optimization using output encoding, IEEE International Conference on Computer-Aided Design, ICCAD-88, 7-10 November 1988, pp. 478-481
181. Sarabi A., Ho P. F., Iravani K., Daasch W. R., Perkowski M. A., Minimal Multi-Level Realization of Switching Functions Based on Kronecker Functional Decision Diagrams, Proceedings of IEEE International Workshop on Logic Synthesis, IWLS '93, Tahoe City, CA, May 1993, pp. 364-369
182. Sasao T., Compact SOP representations for multiple-output functions-an encoding method using multiple-valued logic, Proceedings 31st IEEE International Symposium on Multiple-Valued Logic, 2001, pp.2O7 -212
183. Sasao T., T, Multiple-valued logic and optimization of programmable logic arrays, Computer, Vol. 21 No.4, April 1988, pp. 71 -80
184. Sasao T., On the Optimal Design of Multiple-Valued PLA's, IEEE Transactions on Computers, Vol. 38, No. 4, April 1989, pp.582-592
185. Sasao T., Application of multiple-valued logic to a serial decomposition of PLAs, Proceedings Nineteenth International Symposium on Multiple-Valued Logic, 29-31 May 1989, pp. 264-271
186. Sasao T., Bounds on the Average Number of Products in the Minimum Sum-of-Products Expressions for Multiple-Valued Input Two-Valued Output Functions, IEEE Transactions on Computers, Vol. 40, No. 5, May 1991, pp.645-651
187. Sasao T., Logic Synthesis with EXOR Gates, Logic Synthesis and Optimization, Kluwer Academic Publishers, Boston/London/Dordrecht, 1993 Sasao T., FPGA Design by Generalized Functional Decomposition in Logic Synthesis and Optimization, Kluwer Academic Publishers, Boston/London/Dotdrecht, 1993
188. Sasao T., Besslich P., On the complexity of MOD-2 sum PLA's, IEEE Transaction on Computers, Vol.32, No.2, 1990, pp.262-266
189. Sasao T., Perkowski M., EXOR Logic Synthesis, Kluwer Academic Publisher, Boston/London/Dotdrecht, 1993
190. Saucier G., Sicard P., Bouchet L., Multi-level synthesis on PAL’s, Proc. European Design Automation Conference, Glasgow, March 1990, pp.542-546 Saucier G., Sicard P., Bouchet L., Multi-level synthesis on programmable devices in the ASYL system, Euro ASIC '90, 29 May-1 Jun 1990, pp. 136-141 Sawada H., Yamashita S., Nagoya A., Restructuring Logic Representations with Easily Detectable Simple Disjunctive Decompositions, Date98, February 23-26, Paris, 1998, pp. 755-761
191. Schafer I., Perkowski M.A., Synthesis of Multilevel Multiplexer Circuits for Incompletely Specified Multioutput Boolean Functions with Mapping to Multiplexer Based FPGA's, IEEE Transactions on Computer-Aided Design, Vol.12,No. 11,November 1993, pp.1655-1663
192. Scholl Ch., Multi-output Functional Decomposition with Exploitation of Don't Cares, Date98, February 23-26, Paris, 1998, pp.743-748
193. Selveraj H., Luba T., Nowicka M., Bignall B., Multiple-valued decomposition and its applications in data compression and technology mapping, Proceedings of ICCIMA’97, Gold Coast, Australia, 1997, pp.42-48
194. ESentovich. M., Singh K.J., Lavagno L., Moon Ch., Murgai R., Saldanha A., Savoj H., Stephan P. R., Brayton R. K., Sangiovanni-Vincentelli A., SIS: A System for Sequential Circuit Synthesis, Electronics Research Laboratory, Memorandum No. UCB/ERL M92/41, Department of Electrical Engineering and Computer Science, University of California, Berkeley, CA 94720, 4 May 1992
195. Sharma K., Programmable Logic Handbook, PLDs, CPLDs, & FPGAs, McGraw-Hill, 1998
196. Shen V.Y., McKellar A.C., An Algorithm for the Disjunctive Decomposition of Switching Functions, IEEE Transactions on Computers, Vol. c-19, No.3, 1970
197. Shen V.Y-S., McKellar A.C., Weiner P., A Fast Algorithm for the Disjunctive Decomposition of Switching Functions, IEEE Transactions on Computer, Vol. C-20, No.3, 1971
198. Shi Ch.J., Brzozowski J.A., An Efficient Algorithm for Constrained Encoding and its Applications, IEEE Transactions on Computer-Aided Design, Vol. 12, No.12, December 1993, pp.1813-1826
199. Sicard P., Crates M., Sakouti K., Saucier G., Automatic Synthesis of Boolean Functions on Xilinx and Actel Programmable Devices, Euro ASIC'91, 1991, pp. 142-145
200. Signetics Philips, Programmable Logic Devices, 1992
201. Skahill K., VHDL for programmable logic, Addison-Wesley PubL 1996 (tl. "Język VHDL. Projektowanie programowalnych układów logicznych". WNT, Warszawa 2001
202. Signetics, SNAP. Software for Programmable Logic Devices, 1991
203. Song N., Perkowski M., A New Approach to AND/OR/EXOR Factorization for Regular Arrays, Proc. 1998 Euromicro, Vasteras, Sweden, August 25-27, 1998, pp. 269-276
204. Stanion T., Sechen C., Boolean Division and Factorization Using Binary Decision Diagrams, IEEE Transactions on CAD, Vol. 13, No.9, September 1994, pp. 1179-1184
205. Steinbach B., Lang Ch., Perkowski M., Bi-Decomposition of Discrete Function Sets, Proceedings of 4th International Workshop on Applications of the Reed-Müller Expansion in Circuit Design (Reed-Müller 99), University of Victoria, Victoria B.C., Canada, August 20-21, 1999, pp. 233-251
206. Synplify, Synplicity Synthesis Reference Manual, 2000
207. Synplify, User Guide and Tutorial, 2000
208. Thornton M., Drechsler R., Spectral Decision Diagrams Using Graph
209. Transformations, DateOl, Munich, Germany, 13-16 March, 2001, pp.713-719
210. Traczyk W., Układy cyfrowe. Podstawy teoretyczne i metody syntezy, WNT, Warszawa, 1986
211. Volf F., A bottom-up approach to multiple-level synthesis for look-up table based FPGAs, CIP-Data Library, Eindhoven 1997
212. Wagner F., Projektowanie urządzeń cyfrowych. WNT, Warszawa 1978
213. Wang L., Almaini A.E.A., Optimisation of Reed-Muller PLA implementations Circuits, ІЕЕ Proceedings-Devices and Systems, Vol. 149, April 2002, pp.119-128
214. Wan W., Perkowski M.A., A new Approach to the Decomposition of Incompletely Specified Multi-Output Functions Based on Graph Coloring and Local Transformations and Its Applications to FPGA Mapping, Proc, of EDAC'92, 1992, pp. 230-235
215. Wey Ch.L., Chang T.Y., An Efficient Output Phase Assignment for PLA Minimalization, IEEE Transactions on Computer-Aided Design, Vol. 9, No.l, January 1990
216. Woo N-S., A Heuristic Method for FPGA Technology Mapping Based on Edge Visibility, Proceedings of 28th Design Automation Conference, June 1991, pp.248-251
217. Xilinx, The Programmable Logic Data Book, 1999
218. Yan K., Logic synthesis for CPLDs and FPGAs with PLA-style logic blocks, Fourteenth International Conference on VLSI Design, 2001, pp. 291 -297
219. Yan K., Practical logic synthesis for CPLDs and FPGAs with PLA-style logic blocks, Proceedings of the Asia and South Pacific Ďesign Automation Conference, ASP-DAC 2001, 2001, pp.231 -234
220. Yang C., Ciesielski M., BDS: A BBD-Based Logic Optimization System, IEEE Transactions on CAD of Integrated circuits and systems, Vol.21, No.7, July 2002, pp. 866-876
221. Yang C., Ciesielski M.J., PLA decomposition with generalized decoders, IEEE International Conference on Computer-Aided Design, ICCAD-89, 5-9 Nov 1989, pp. 312-315
222. Yang S., Ciesielski M., Optimum and Suboptimum Algorithms for Input Encoding and its Relationship to Logic Minimization, IEEE Trans, on CAD, Vol.l, January 1991, pp.4-12
223. Yang C., Singhai V., Ciesielski M., BDD Decomposition for Efficient Logic Synthesis, International Conference on Computer Design, ICCD'99, 1999, pp.626-631

Typ dokumentu

Bibliografia

Identyfikator YADDA

bwmeta1.element.baztech-article-BSL9-0005-0015