Transfer characteristic shift technique for full input range In pipelined ADCs with background calibration

• Autorzy: Ning N. , Sui Z. , Chen H. , Xu S. , Zhang S. , Zheng J. , Wu S. , Yu Q.

Warianty tytułu

PL

Metoda uzyskania pełnego zakresu wejściowego potokowego przetwornika analogowo cyfrowego o kalibracji w tle

• Języki publikacji: EN

Abstrakty

EN

A transfer characteristic shift technique has been proposed in this paper. By shifting the transfer characteristic of the sub-stage under calibration in pipelined ADC, a full input range is realized for pipelined ADC with background calibration. Pseudorandom sequence (PN) signal with maximum amplitude of Vref/4 can be injected into the multiplying digital-to-analog converter (MDAC) which speeds up the convergence process. Simulation results shows that the technique can achieve full input range and fast convergence speed simultaneously with small hardware cost In pipelined ADCs with PN signal based background calibration.

PL

W artykule przedstawiono metodę przesunięcia charakterystyki przesyłu potokowych przetworników analogowo-cyfrowych. Badania symulacyjne dowodzą, że proponowana technika pozwala na wykorzystanie pełnego zakresu wejściowego przetwornika oraz szybką konwergencję, przy niewielkich wymaganiach sprzętowych.

Słowa kluczowe

EN

Pipelined ADC background calibration; transfer characteristic shift; full input range; pseudorandom sequence

PL

Przetwornik potokowy ADC o kalibracji w tle; przesunięcie charakterystyka przesyłu; pełen zakres wejściowy; sekwencja pseudolosowa

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2012
• Tom: R. 88, nr 11a
• Strony: 214--2017
• Opis fizyczny: Bibliogr. 10 poz., rys.

Twórcy

autor

Ning N.

autor

Sui Z.

autor

Chen H.

autor

Xu S.

autor

Zhang S.

autor

Zheng J.

autor

Wu S.

autor

Yu Q.

• State Key Lab of Electronic Thin Films and Integrated Devices, University of Electronic Science and Technology of China,

Bibliografia

• [1] H. Balasubramaniam, K. Hofmann, A 10 bit, 1.5b/stage pipeline ADC using a fully differential current conveyor with foreground calibration, IEEE Signals, Circuits and Systems (ISSCS), 2011, 1-4
• [2] Ruitao Zhang, Jinshan Yu, Zhengping Zhang, Yonglu Wang, Zhu Can, Yu Zhou, Linearity improvement base on digital foreground calibration algorithm for a ultra high-speed analogto- digital converter, IEEE Anti-Counterfeiting Security and Identification in Communication (ASID), 2010, 130-133.
• [3] H. Adel, M. Dessouky, M. Louerat, H. Gicquel, H. Haddara, Foreground digital calibration of non-linear errors in pipelined A/D converters, IEEE Circuits and Systems (ISCAS), 2010, 569-572.
• [4] C. R. Grace, P. J. Hurst, S. H. Lewis, A 12-bit 80-Msample/s pipelined ADC with bootstrapped digital calibration, IEEE J. of Solid-State Circuits, (40)2005, No. 5, 1038-1046.
• [5] J. P. Keane, P. J. Hurst, S. H. Lewis, Background interstage gain calibration technique for pipelined ADCs, IEEE Trans. Circuits Syst. I, Fundam. Theory Appl., (52)2005, No. 1, 32–43.
• [6] Jun Ming, S.H. Lewis, An 8-bit 80-Msample/s pipelined analogto- digital converter with background calibration, IEEE J. Solid- State Circuits, (36)2001, 1489-1497.
• [7] Haoyue Wang, Xiaoyue Wang, Hurst, P.J, Lewis, S.H. Nested Digital Background Calibration of a 12-bit Pipelined ADC Without an Input SHA, IEEE J. Solid-State Circuits, (44)2009, No. 10, 2780-2789.
• [8] H. C. Liu, Z. M. Lee, J.T. Wu, A 15-b 40-MS/s CMOS pipelined analog-to-digital converter with digital background calibration, IEEE J. Solid-State Circuits, (40)2005, No. 5 1047-1056.
• [9] Jie Yuan, N.H. Farhat, J. Van der Spiegel, Background Calibration With Piecewise Linearized Error Model for CMOS Pipeline A/D Converter, IEEE Circuits and Systems I: Regular Papers, IEEE Transactions on, (55)2008, 311-321.
• [10] T. Moosazadeh, M. Yavari, A novel digital background calibration technique for pipelined ADCs, IEEE Circuits and Systems for Communications (ECCSC), 2010, 127-130.