Mikroprogramowany układ sterujący z współdzieleniem kodów oraz rozszerzonym formatem mikroinstrukcji

Barkalov, A.; Titarenko, L.; Bieganowski, J.

Artykuł - szczegóły

Tytuł artykułu

Mikroprogramowany układ sterujący z współdzieleniem kodów oraz rozszerzonym formatem mikroinstrukcji

Autorzy

Barkalov A. , Titarenko L. , Bieganowski J.

Identyfikatory

Warianty tytułu

Języki publikacji

Abstrakty

Osadzone bloki pamięci w układach mikroprogramowanych mogą być konfigurowane w ograniczonym zakresie. Oznacza to, że w wielu przypadkach część pamięci sterującej pozostaje niewykorzystana. Zaproponowana przez autorów metoda syntezy pozwala wykorzystać niezagospodarowane obszary pamięci do redukcji części kombinacyjnej mikroprogramowanej jednostki sterującej. Rozwiązanie opiera się na umieszczeniu w pamięci sterującej kodów klas łańcuchów pseudorównoważnych, dzięki czemu możliwe jest uproszczenie tabeli przejść układu. Przeprowadzone eksperymenty dowodzą, że zaproponowana przez autorów metoda pozwala zredukować zasoby sprzętowe potrzebne do implementacji układu mikroprogramowanego z współdzieleniem kodów w przypadku liniowych sieci działań.

The paper presents a synthesis method of compositional microprogram control unit with the code sharing. The method is addressed to FPGA devices with embedded memory blocks. In the proposed method the combinational part of microprogram control unit is implemented with LUT tables and the control memory is implemented with embedded memory blocks. The size of combinational part of the control unit is reduced in comparison to the base structure by introduction of the classes of pseudoquivalent operational linear chains. The article contains an example of the application and the results of synthesis in Xilinx ISE.

Słowa kluczowe

mikroprogramowanie sterowania dzielenie kodu liniowy łańcuch operacyjny tabela LUT wbudowany blok pamięci

microprogram control unit code sharing operational linear chain LUT table embedded memory block

Wydawca

Komisja Informatyki Polskiej Akademii Nauk, Oddział w Gdańsku

Czasopismo

Metody Informatyki Stosowanej

Rocznik

2010

Tom

nr 3 (23)

Strony

27--35

Opis fizyczny

Bibliogr. 23 poz., rys., tab.

Twórcy

autor

Barkalov A.

autor

Titarenko L.

autor

Bieganowski J.

Uniwersytet Zielonogórski, Instytut Informatyki i Elektroniki

Bibliografia

[1] Adamski M., Barkalov A. Architectural and Sequential Synthesis of Digital Devices, University of Zielona Góra Press, 2006.
[2] Altera. Altera Corporation Webpage. http://www. altera.com, 2009.
[3] Baranov S. I. Logic and System Design of Digital Systems, TUT Press, 2008.
[4] Barkalov A., Titarenko L. Logic synthesis for Compositonal Microprogram Control Units, Springer, Berlin, 2008.
[5] Barkalov A., Titarenko L., Wiśniewski R. Synthesis of compositional microprogram control units with sharing codes and address decoder, Proceedings of the International Conference Mixed Design of Integrated Circuits and Systems - MIXDES 2006, pp. 397 - 400, 2006.
[6] Borowik G., Falkowski B., Łuba T. Cost-efficient synthesis for sequential circuits implemented using embedded memory blocks of FPGA's, IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems, pp. 99-104, 2007.
[7] Chattopadhyay S. Area conscious state assignment with flip-flop and output polarity selection for finite state machines synthesis - a genetic algorithm, The Computer Journal 48(4): 443-450, 2005.
[8] Czerwinski R., Kania D. State assignment method for high speed FSM, Proceedings of Programmable Devices and Systems, pp. 216-221, 2004.
[9] Czerwinski R., Kania D. State assignment for PAL-based CPLDs, Proceedings of 8th Euromicro Symposium on Digital System Design, pp. 127-134, 2005.
[10] Deniziak S., Sapiecha K. An efficient algorithm of perfect state encoding for CPLD based systems, Proceedings of IEEE Workshop on Design and Diagnostic of Electronic Circuits and Systems (DDECS'98), pp. 47-53, 1998.
[11] Escherman B. State assignment for hardwired VLSI control units, ACM Computing Surveys 25(4): 415-436, 1993.
[12] Gupta B., Narayanan H., Desai M. A state assignment scheme targeting performance and area, Proceedings of 12th International Conference on VLSI Design, pp. 378-383, 1999.
[13] Kam T., Villa T., Brayton R., Sangiovanni-Vincentelli A. A Synthesis of Finite State Machines: Functional Optimization, Kluwer Academic Publishers, Boston, 1998.
[14] Kania D. The logic synthesis for the PAL-based complex programmable logic devices, Zeszyty naukowe Politechniki Sląskiej, Gliwice, 2004. (in Polish).
[15] Kołopienczyk M. Application of address converter for decreasing memory size of compositional microprogram control unit with code sharing, University of Zielona Góra Press, Zielona Góra, 2008.
[16] Maxfield C. The Design Warrior's Guide to FPGAs, Academic Press, Inc., Orlando, FL, USA, 2004.
[17] Micheli G. D. Synthesis and Optimization of Digital Circuits, McGraw-Hill, 1994.
[18] Navabi Z. Embedded Core Design with FPGAs, McGraw-Hill, 2007.
[19] Scholl C. Functional Decomposition with Application of FPGA Synthesis, Kluwer Academic Publishers, 2001.
[20] Solovjev V. V., Klimowicz A. Logic Design for Digital Systems on the Base of Programmable Logic Integrated Circuits, Hot line - Telecom, Moscow, 2008. (in Russian).
[21] Xia Y., Almani A. Genetic algorithm based state assignment for power and area optimization, IEEE Proceedings on Computers and Digital Techniques, Vol. 149, pp. 128-133, 2002.
[22] Xilinx. Xilinx Corporation Webpage. http://www. xilinx.com, 2009.
[23] Yang S. Logic synthesis and optimization benchmarks user guide, Technical report, Microelectronic Center of North Carolina, 1991.

Typ dokumentu

Bibliografia

Identyfikator YADDA

bwmeta1.element.baztech-article-BPS3-0018-0003