Generacja równań boolowskich dla instrukcji sekwencyjnych języka VHDL

Radziewicz, M.

Artykuł - szczegóły

Tytuł artykułu

Generacja równań boolowskich dla instrukcji sekwencyjnych języka VHDL

Autorzy

Radziewicz M.

Identyfikatory

Warianty tytułu

Języki publikacji

Abstrakty

Przedstawiony artykuł uzupełnia jedną z luk w wiedzy dotyczącej tworzenia narzędzi do syntezy logicznej. Udowodniono poprawność i praktyczną skuteczność przedstawionej wiedzy. W przyszłości należy skupić się na poprawieniu implementacji opisanego algorytmu. Zasadne wydaje się także, aby spróbować odmiennego podejścia w kwestii translacji pętli for, czyli zastosowania maszyny stanów. Więcej informacji na ten temat można znaleźć w [18].

The article presents methods of automatic generation of Boolean equations for VHDL sequential statements: if, case and for. The topic is related to logic synthesis domain. The translation proeess is explained in great detail. Apart from that, the article also contains formalized algorithms of generation ol Boolean equation for the chosen VHDL statements. To sum everything up, the article presents a tool which was created upon the algorithms and results of us usage.

Słowa kluczowe

VHDL synteza logiczna równania boolowskie

VHDL logic synthesis Boolean equation

Wydawca

Komisja Informatyki Polskiej Akademii Nauk, Oddział w Gdańsku

Czasopismo

Metody Informatyki Stosowanej

Rocznik

2009

Tom

nr 1 (18)

Strony

75--83

Opis fizyczny

Bibliogr. 19 poz., tab.

Twórcy

autor

Radziewicz M.

Zachodniopomorski Uniwersytet Techologiczny w Szczecinie, Wydział Informatyki

Bibliografia

[1] Bhasker J., A VHDL Synthesis Primer – Second Edition, Star Galaxy Publishing, 1998
[2] Bielecki W., Kompilator języka VHDL do projektowania układów cyfrowych, Wydział Informatyki Politechniki Szczecińskiej, 2002
[3] De Micheli G., Synteza i optymalizacja układów cyfrowych, Wydawnictwa Naukowo-Techniczne, 1998
[4] Roth Ch. H. Jr., Digital Systems Design Using VHDL, PWS Publishing Company, 1997
[5] FPGA Express VHDL Reference Manual, Synopsys Inc. 1997
[6] Wrona W., VHDL język opisu i projektowania układów cyfrowych, Wydawnictwo Pracowni Komputerowej Jacka Skalskiego, 1998
[7] VHDL’93 IEEE Standard VHDL Language Reference Manual, IEEE Std. 1076-1993
[8] Greiner A., Pęcheux F., Alliance: A complete set of cad tools for teaching VLSI design, 1992
[9] Équipe Achitecture des Systémes et Micro-Électronique, Alliance: A Complete CAD System for VLSI Design, Laboratoire MASI/CAO-VLSI, Institut de Programmation Université Pierre et Marie Curie (PARIS VI), 2004.
[10] Équipe Achitecture des Systémes et Micro-Électronique, Alliance documentation for version 3.2, Laboratoire MASI/CAO-VLSI, Institut de Programmation Université Pierre et Marie Curie (PARIS VI), 1992, http://www-asim.lip6.fr/recherche/alliance/olddoc/
[11] Équipe Achitecture des Systémes et Micro-Électronique, Alliance documentation for version 5.0, Laboratoire MASI/CAO-VLSI, Institut de Programmation Université Pierre et Marie Curie (PARIS VI), http://www-asim.lip6.fr/recherche/alliance/doc/, 2004
[12] Eles P. i in., Compiling VHDL into a high-level synthesis design representation, EURO-DAC '92: Proceedings of the conference on European design automation, Los Alamitos, CA, USA, 1992, s. 604-609
[13] Eles P. i in., Synthesis of VHDL concurrent processes, EURO-DAC '94: Proceedings of the conference on European design automation, Los Alamitos, CA, USA, 1994, s. 540-545
[14] Eles P., Kuchcinski K., Peng Z., Synthesis of systems specified as interacting VHDL processes, Integr. VLSI J, 1996, s. 113-138
[15] Mekenkamp G.E., A New Approach to VHDL-Based Synthesis, PhD thesis, University of Twente, January 1998
[16] Molenkamp B. E.i in., A syntax based VHDL to CDFG translation model for high-level synthesis, VIUF Proceedings Spring 1996, strony 89-97
[17] Molenkamp E. i in., Sil: an intermediate for syntax based VHDL synthesis, VIUF Proceedings, April 1995, s. 5.1-5.9.
[18] Radziewicz M., Opracowanie algorytmów przekładu zdań w języku VHDL opisujących logikę kombinacyjną na równania boolowskie – rozprawa doktorska, czerwiec 2008, Politechnika Szczecińska
[19] Radziewicz M., Translation of VHDL Sequential Statements, Advanced Computer Systems : 14th International Conference : ACS’2007, Polish Journal of Environmental Studies vol 16 5B 2007, pages 223-229.

Typ dokumentu

Bibliografia

Identyfikator YADDA

bwmeta1.element.baztech-article-BPS3-0014-0024