ASIC implementation of high efficiency 8-bit 'OctaLynx' RISC microprocessor

• Autorzy: Frankiewicz M. , Gał R. , Gołda A. , Brzozowski I. , Kos A.

Warianty tytułu

PL

Implementacja 8-bitowego mikroprocesora "OctaLynx" typu RISC w układzie ASIC

• Języki publikacji: EN

Abstrakty

EN

The paper presents structure of 8-bit RISC microcontroller with 16-bit address bus called OctaLynx. The processor behavior is described by Verilog hardware description language and was fabricated as ASIC in CMOS LF 0.15 m (1.8 V) technology. Before fabrication FPGA tests were run. The integrated circuit consists of the core and some peripherals (8-bit general purpose input-output ports, timers/counters, USART, SPI).The controller was designed for tests of the dynamic power management systems.

PL

Artykuł prezentuje strukturę 8-bitowego mikrokontrolera typu RISC z 16-bitową magistralą adresową nazwanego OctaLynx. Procesor został zaprojektowany z użyciem języka opisu sprzętu Verilog oraz sfabrykowany jako układ ASIC w technologii CMOS LF 0,15 m (1,8 V). Przed fabrykacją wykonane zostały testy w układzie FPGA. Zbudowany układ scalony składa się z jądra i peryferiów (8-bitowych portów I/O, liczników, SPI, USART). Kontroler przeznaczony jest do testów systemów dynamicznego zarządzania mocą w układzie.

Słowa kluczowe

EN

microcontroller; RISC; ASIC; CMOS; imers/Counters; USART; SPI; Verilog

PL

mikrokontroler; RISC; ASIC; CMOS; liczniki; USART; SPI; Verilog

• Wydawca: Sieć Badawcza Łukasiewicz - Instytut Elektrotechniki
• Czasopismo: Prace Instytutu Elektrotechniki
• Rocznik: 2012
• Tom: Z. 260
• Strony: 241--253
• Opis fizyczny: Bibliogr. 10 poz., rys., tab.

Twórcy

autor

Frankiewicz M.

autor

Gał R.

autor

Gołda A.

autor

Brzozowski I.

autor

Kos A.

• AGH University of Science and Technology, Department of Electronics,

Bibliografia

• 1. Megalingam R.K., Mohan A., Thavalengal S.H.: Low power Single Core CPU for a Dual Core Microcontroller. Proceedings of the 3rd International Conference on Emerging Trends in Engineerring and Technology ICETET’2010, pp. 791-796.
• 2. Ye P., Ling C.: A RISC CPU IP Core. Proceedings of the 2nd International Conference on Anti-counterfeiting, Security and Identification ASID’2008, pp. 356-359.
• 3. Lee R., Mahon M., Morris D.: Pathlength Reduction Features in the PA-RISC Architecture. Digest Papers of the 37th IEEE Computer Society International Conference Copcon’92, pp. 129-135.
• 4. Lilja D.J., Sapatnekar S.S.: Designing Digital Computer Systems with Verilog. Cambridge University Press, 2005.
• 5. Frankiewicz M., Kos A.: Measurement of the Temperature Inside Standard Integrated Circuits, Proceedings of Electrotechnical Institute, Iss. 251, 2011, pp. 109-116.
• 6. Hanson H., Keckler S.W.: Power and Performance Optimization: A Case Study with the Pentium M Processor, Texas University IBM Austin Austin Research Laboratory, 2005.
• 7. Frankiewicz M., Gołda A., Kos A.: Overheat Security System for High Speed Embedded Systems, Proceedings of the 19th International Conference Mixed Design of Integrated Circuits and Systems MIXDES'2012, pp. 309-312.
• 8. Gał R., Gołda A., Frankiewicz M., Kos A.: FPGA implementation of 8-bit RISC microcontroller for embedded systems. Proceedings of the 18th International Conference Mixed Design of Integrated Circuits and Systems MIXDES’2011, pp. 323-328.
• 9. Singh R.P.R., Kumar P., Singh B.: Performance Analysis of Fast Adders Using VHDL. Proceedings of the 2009 International Conference on Advances in Recent Technologies in Communication and Computing, pp. 189-193.
• 10. Yousuf R., Najeeb-ud-din: Synthesis of Carry Select Adder in 65 nm FPGA. Proceedings of the IEEE Region 10 Conference TENCON’2008, pp. 1-6.