PL EN


Preferencje help
Widoczny [Schowaj] Abstrakt
Liczba wyników
Tytuł artykułu

Application of Modified Distributed Arithmetic Concept in FIR Filter Implementations Targeted at Heterogeneous FPGAs

Wybrane pełne teksty z tego czasopisma
Identyfikatory
Warianty tytułu
PL
Zastosowanie metody zmodyfikowanej arytmetyki rozproszonej do implementacji filtrów SOI w heterogenicznych układach FPGA
Języki publikacji
EN
Abstrakty
EN
Distributed arithmetic is a very efficient method for implementing digital FIR filters in FPGA structures. In this approach general purpose multipliers of traditional MAC implementations are replaced by combinational LUT blocks. Since LUT blocks can be of considerable size thus, the quality of digital filter implementation highly depends on efficiency of logic synthesis algorithm that maps it into FPGA resources. Modern FPGAs have heterogeneous structure, there is a need for quality algorithms to target these structures and the need for flexible architecture exploration aiding in appropriate mapping. The paper presents an application of modified distributed arithmetic concept that allows for very efficient implementation of FIR filters in heterogeneous FPGA architectures.
PL
Arytmetyka rozproszona jest bardzo wydajną metodą implementacji filtrów SOI w układach FPGA. Pozwala na zastąpienie kosztowych układów mnożących tablicami prawdy (LUT). Dla filtrów wysokich rzędów tablice LUT osiągają wielkie rozmiary, dlatego jakość implementacji filtru zależy głównie od jakości dekompozycji tej tablicy. Artykuł przedstawia nową metodę dekompozycji tablic LUT filtrów SOI dedykowaną do heterogenicznych stukrur rekonfigurowalnych.
Rocznik
Strony
240--246
Opis fizyczny
Bibliogr. 21 poz., schem.
Twórcy
autor
autor
Bibliografia
  • [1] Meyer-Baese U., Digital Signal Processing with Field Programmable Gate Arrays, Second Edition, Springer Verlag, Berlin (2004)
  • [2] Parhi K.K., VLSI Digital Signal Processing Systems: Design and Implementation, Wiley, New York, (1999)
  • [3] Rawski M., Łuba T., Jachna T., Tomaszewicz P., The influence of functional decomposition on modern digital design process, Design of Embedded Control Systems,(2005),193–203.
  • [4] Croisier A., Esteban D., Levilion M., Rizo V., Digital Filter for PCM Encoded Signals, US Patent No. 3777130, (1973)
  • [5] Peled A., Liu B., A new hardware realization of digital filters, Acoustics, Speech and Signal Processing, IEEE Transactions on, 22, (1974), nr 6, 456–462.
  • [6] Eshtawie M.A.M., Othman M., On-line DA-LUT architecture for high- speed high-order digital FIR filters, Communication systems, 2006. ICCS 2006. 10th IEEE Singapore International Conference on,(2006), 1-5
  • [7] Meher, P.K., Hardware-Efficient Systolization of DA-Based Calculation of Finite Digital Convolution, Circuits and Systems II: Express Briefs, IEEE Transactions on, 53, (2006) nr 8, 707-711
  • [8] Xie J., Heand J., Tan G., FPGA realization of FIR filters for high-speed and medium-speed by using modified distributed arithmetic architectures, Microelectronics Journal, 41, (2010), nr 6, 365-370
  • [9] Cong J.,Yan K., Synthesis for FPGAs with embedded memory blocks, FPGA '00 Proceedings of the 2000 ACM/SIGDA eighth international symposium on Field programmable gate array, (2000), 75-82.
  • [10] Krishnamoorthy S., Tessier R., Technology mapping algorithms for hybrid FPGAs containing lookup tables and PLAs, CAD of Integrated Circuits and Systems IEEE Trans. on, 22, (2003), nr 5, 545-559
  • [11] Sasao T., Iguchi Y., Suzuki T., On LUT cascade realizations of FIR filters, Digital System Design, 2005. Proceedings. 8th Euromicro Conference on, (2005), 467-475
  • [12] Rawski M., Tomaszewicz P., Selvaraj H., Łuba T., Efficient Implementation of digital filters with use of advanced synthesis methods targeted FPGA architectures, Digital System Design, 2005. Proceedings. 8th Euromicro Conference on, (2005) 460-466
  • [13] Rawski M., Modified Distributed Arithmetic Concept for Implementations Targeted at Heterogeneous FPGAs, International Journal of Electronics and Telecommunications, 56, (2010) nr 4, 345-350
  • [14] Yong L., Parker S., Discrete coefficient FIR digital filter design based upon an LMS criteria, Circuits and Systems, IEEE Transactions on, 30, (1983), nr 10, 723-739
  • [15] Samueli H., An improved search algorithm for the design of multiplierless FIR filters with powers-of-two coefficients, Circuits and Systems, IEEE Transactions on, 36, (1989) nr 7, 1044-1047
  • [16] Daubechies I., Ten Lectures on Wavelets, SIAM, Philadelphia, (1992)
  • [17] Programs for Digital Signal Processing, IEEE Press, New York, (1979), Algorithm 5.1.
  • [18] Mathworks website http://www.mathworks.com, (2012)
  • [19] Altera website, http://www.altera.com (2012)
  • [20] Meyer-Baese U., Chen J., Hong Hang C., Dempster A.G., A Comparison of Pipelined RAG-n and DA FPGA-based Multiplierless Filters, Circuits and Systems, 2006. APCCAS 2006. IEEE Asia Pacific Conference on, 2005, 1555-1558
  • [21] Dempster A.G., Macleod, M.D., Use of minimum-adder multiplier blocks in FIR digital filters, Circuits and Systems II: Analog and Digital Signal Processing, IEEE Transactions on, 42, (1995), nr 9, 569-577
Typ dokumentu
Bibliografia
Identyfikator YADDA
bwmeta1.element.baztech-article-BPOK-0039-0059
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.