A power-efficient, current-mode, binary-tree min / max circuit for Kohonen self-organizing feature maps and nonlinear filters

• Autorzy: Długosz R. , Talaśka T.

Warianty tytułu

PL

Nowy, pracujący w trybie prądowym układ Min / Max oparty na strukturze drzewa binarnego, do zastosowań w analogowych sieciach neuronowych oraz filtrach nieliniowych

• Języki publikacji: EN

Abstrakty

EN

A novel current-mode, binary-tree Min / Max circuit for application in analog neural networks and filters has been presented. In the proposed circuit input currents are first converted to step signals with equal amplitudes and different delays that are proportional to the values of these currents. In the second step these delays are compared using a set of time domain comparators in the binary tree structure that determine Min or Max signal. The circuit realized in the CMOS 0.18 žm process offers a precision of 99.5% at data rate of 2.5 MS/s and energy of 0.5 pJ per input.

PL

W pracy zaproponowano nowy, pracujący w trybie prądowym układ Min / Max oparty na strukturze drzewa binarnego, do zastosowań w analogowych sieciach neuronowych oraz filtrach nieliniowych. W układzie tym sygnały prądowe najpierw zamieniane są na sygnały skoku jednostkowego o równych amplitudach i różnych opóźnieniach. Następnie opóźnienia te porównywane są w komparatorach czasu znajdujących się w strukturze drzewa binarnego wskazującej sygnał o minimalnej lub maksymalnej wartości. Układ zaprojektowany w technologii CMOS 0.18 žm charakteryzuje się precyzją działania na poziomie 99.5 %, przy szybkości przetwarzania danych 2.5 MS/s oraz energii 0.5 pJ na każde wejście.

Słowa kluczowe

EN

Min / Max operations; analog neural networks; nonlinear filters; CMOS implementation; energy consumption

PL

funkcje Min / Max; analogowe sieci neuronowe; filtry nieliniowe; implementacja CMOS; zużycie energii

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2010
• Tom: R. 86, nr 11a
• Strony: 237--241
• Opis fizyczny: Bibliogr. 14 poz., rys., wykr.

Twórcy

autor

Długosz R.

autor

Talaśka T.

• Swiss Federal Institute of Technology in Lausanne (EPFL), Switzerland,

Bibliografia

• [1] KohonenT., Self-Organizing Maps, Springer Verlag, Berlin, 2001
• [2] Vemis M., Economou G., Fotopoulos S., Khodyrev A., The Use of Boolean Functions and Logical Operations for Edge Detection in Images, Signal Processing, 1995, Vol. 45, 161-172
• [3] Jackway P. T., Deriche M., Scale-Space Properties of the Multiscale Morphological Dilation-Erosion, IEEE Transactions on Pattern Analysis and Machine Intelligence, 1996, Vol. 18, No. 1, 38-51
• [4] Demosthenous A., Smedley S., Taylor J., A CMOS analog Winner-Takes-All network for large-scale applications, IEEE Transactions on circuits and systems-I: Fundamental theory and Applications, 1998, Vol. 45, No. 3, pp.300-304
• [5] Ramirez-Angulo J., Molinar-Solis J. E., Gupta S., Carvajal R., Lopez-Martin A., A High-Swing, High-Speed CMOS WTA Using Differential Flipped Voltage Followers, IEEE Transactions on Circuits and Systems II: Express Briefs, 2007, Vol. 54, No. 8, 668-672
• [6] Hung Y. C., Liu Bin-Da, High-reliability programmable WTA/LTA circuit of O(N) complexity using a single comparator, IEE Proceedings-Circuits Devices Systems, 2004, Vol. 151, No. 6
• [7] Chien-Cheng Yu, Yun-Ching T., Liu Bin-Da, Design of high performance CMOS current-mode winner-take-all circuit, 5th International Conference on ASIC, 2003, Vol. 1, 568-572
• [8] Wawryn K., Strzeszewski B., Current mode AB class WTA circuit, The 8th IEEE International Conference on Electronics, Circuits and Systems (ICECS), 2001, Vol. 1, 293–296
• [9] Tomatsopoulos B., Demosthenous A., Low power, low complexity CMOS multiple-input replicating current comparators and WTA/LTA circuits, European Conference on Circuit Theory and Design (ECCTD), Ireland, 2005, Vol. 3, 241-244
• [10] Długosz R., Talaśka T., A Low Power Current-Mode Binary-Tree WTA / LTA Circuit for Kohonen Neural Networks, 16th International Conference Mixed Design of Integrated Circuits and Systems (MIXDES), Poland, 2009, 201-204
• [11] Długosz R., Talaśka T., Pedrycz W., Wojtyna R., Realization of a Conscience Mechanism in CMOS Implementation of Winner Takes All Neural Networks, accepted for publication in IEEE Transactions on Neural Networks, 2009
• [12] Croon J.A., Rosmeulen M., Decoutere S., Sansen W., Maes H.E., An Easy-to-Use Mismatch Model for the MOS Transistor, IEEE Journal of Solid-State Circuits, 2002, Vol. 37, No. 8, 1056-1064
• [13] Conti M., Betta G.D., Orcioni S., Soncini G., Turchetti C., Zorzi N., Test structure for mismatch characterization of MOS transistors in subthreshold regime, IEEE International Conference on Microelectronic Test Structures, 1997, Vol. 10, 173-178
• [14] Długosz R., Asynchronous Front-End Asic For X-Ray Medical Imaging Applications Implemented In CMOS 0.18μm Technology, 15th International Conference Mixed Design of Integrated Circuits and Systems (MIXDES), Poland, 2008, 627-632