Implementacja sieci Petriego sterowania w częściowo rekonfigurowanych układach FPGA

• Autorzy: Węgrzyn A. , Węgrzyn M.

Warianty tytułu

FR

Control Petri Net Implementation into Partial Reconfigurable FPGA

• Języki publikacji: PL

Abstrakty

PL

Artykuł przedstawia zastosowanie dekompozycji równoległej sieci Petriego do celów projektowania częściowo rekonfigurowanych sterowników logicznych. Do dekompozycji sieci Petriego zastosowano metody symboliczne bazujące na analizie wybranych właściwości sieci i wyznaczaniu P-niezmienników. Otrzymane w ten sposób połączone maszyny stanów są modelowane w wybranym języku opisu sprzętu. W artykule zaprezentowano modele w języku Verilog. Do implementacji układowej wykorzystywane są układy FPGA (firmy Xilinx). Wymiana wybranej składowej maszyny stanów, podczas powtórnej implementacji i porównaniu danych konfiguracyjnych, umożliwia zmianę konfiguracji tylko wybranego fragmentu projektu plikiem różnicowym.

EN

In the paper Petri-net decomposition based design of Logic Controller for partial reconfiguration is presented. Symbolic methods of analysis of some Petri net properties and P-invariants calculation is applied for decomposition. Obtained linked state machines are modeled using Hardware Description Languages. Verilog models of such decomposed Petri net are presented. Xilinx FPGA devices are used for final implementation. Replacement of selected state machine, after next implementation and bit-streams’ comparison, provides exchange of configuration only selected part of project using differential bit-stream.

Słowa kluczowe

PL

sterownik logiczny; sieci Petriego; dekompozycja; częściowa rekonfiguracja; FPGA

EN

logic controller; Petri net; partial reconfiguration; FPGA

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2010
• Tom: R. 86, nr 3
• Strony: 221--224
• Opis fizyczny: Bibliogr. 24 poz., rys., wykr.

Twórcy

autor

Węgrzyn A.

autor

Węgrzyn M.

• Uniwersytet Zielonogórski, Instytut Informatyki i Elektroniki, ul. Podgórna 50, 65-246 Zielona Góra,

Bibliografia

• [1] Adams k i M., Parallel Controller Implementation using Standard PLD Software, w: W.R.Moore, W.Luk (Ed.), FPGAs, The Oxford 1991 International Workshop on Field Programmable Logic and Applications, Abingdon EE&CS, Abingdon, UK, (1991), 296-304
• [2] Adams k i M., Karatkevich A., Węgr z yn M. (Ed.), Design of Embedded Control Systems, Springer, New York, 2005
• [3] Auguin M., Boeri F., Andre C., New Design Using PLAs and Petri Nets, Proceedings of the International Symposium on Measurement and Control, Athens, (1978), 55-68
• [4] Belhad j H., Gerbau x L., Bertran d M.-C., Saucier G., Specification and Synthesis of Communicating Finite State machines, Synthesis for Control Dominated Circuits, Elsevier Science Publishers B.V. (North Holland), A-22 (1993), 91-101
• [5] Chmielewsk i S., Węgrzyn M., Modelling and synthesis of automata in HDLs, Proc. SPIE, Photonics Appl. in Astronomy, Communications, Industry, and High-Energy Physics Experiments 2006, Ryszard S. Romaniuk (Red.), 6347 (2006), 63470J1-13
• [6] Doligalski M., Węgrzyn M., Metody częściowej rekonfiguracji układów FPGA, Przegląd Telekomunikacyjny i Wiadomości Telekomunikacyjne, (2008), nr 6, 773-775 [CD-ROM]
• [7] Eto E., XAPP290: Difference-Based Partial Reconfiguration. v.2.0, www.xilinx.com, (2007)
• [8] Ferrarini L., An Incremental Approach to Logic Controller Design with Petri Nets, IEEE Transactions on System, Man, and Cybernetics, 22 (1992), No.3, 461-474
• [9] Hartenstein R., Reconfigurable Computing: a New Business Model - and its Impact on SoC Design, Proceedings of the EUROMICRO Symposium on Digital Systems Design, DSD 2001, (2001), 103-110
• [10] Jung S., Kim T.G., Configuration Sharing to Reduce Reconfiguration Overhead Using Static Partial Reconfiguration, IEICE Transaction on Information & Systems, Vol.E91-D (2008), No.11, DOI: 10.1093/ietisy/e91-d.11.2675, 2675-2684
• [11] Kao C., Benefits of Partial Reconfiguration, XCell Journal, 55 (2005), No.4, 65-67
• [12] Kozłowski T., Dagless E.L., Saul J.M., Adamski M., Szajna J., Parallel controller synthesis using Petri nets, IEE Proceedings-E, Computers and Digital Techniques, 142 (1995), No.4, 263-271
• [13] Mane t Ph., et.al., An Evaluation of Dynamic Partial Reconfiguration for Signal and Image Processing in Professional Electronics Applications, EURASIP Journal on Embedded Systems, Hindawi Publishing, (2008), Article ID 367860, DOI: 10.1155/2008/367860
• [14] Mesquita D., Moraes F., Palma J., Moller L., Calazans N., Remote and partial reconfiguration of FPGAs: tools and trends, Proceedings of the Parallel and Distributed Processing Symposium, (2003), DOI: 10.1109/IPDPS.2003.1213326
• [15] Oh Y.-J., Choi Ch.-S., Lee H., Lee C.-H., A Reconfigurable CSD FIR Filter Design using Dynamic Partial Reconfiguration, International SoC Design Conference, ISOCC, Seoul, (2005), 381- 384
• [16] Min ou x M., Bar ka oui K., Deadlocks and traps in Petri nets as a Horn-satisfability solutions and some related polynomially solvable problems, Discrete Applied Mathematics, Elsevier Science Publishers (North Holland), 29 (1990), 195-210
• [17] Mura ta T., Petri Nets: Properties, Analysis and Applications, Proceedings of the IEEE, 77 (1989), No.4, 541-580
• [18] Nascimento P.S.B., Maciel P.R.M., Lima M.E., Santana R.E., Filho A.G.S., A Partial Reconfigurable Architecture for Controllers based on Petri Nets, Proc. of the SBCCI 2004, (2004), 16-21
• [19] Wegrzyn A., Symboliczna analiza układów sterowania z wykorzystaniem wybranych metod analizy sieci Petriego, Oficyna Wydawnicza Uniwersytetu Zielonogórskiego, Zielona Góra, 2003.
• [20] Węgrzyn A., Węg r z yn M., PeNCAD System – From Modeling to Synthesis of Concurrent Controllers, The 5th IEEE East-West Design & Test International Symposium, Erywań, (2007), 384-389
• [21] Węgrzyn M., Hierarchiczna implementacja współbieżnych kontrolerów cyfrowych z wykorzystaniem FPGA, Rozprawa doktorska, Politechnika Warszawska, Wydział Elektroniki i Technik Informacyjnych, Warszawa, (1998)
• [22] Wegrzyn M., Petri Net Decomposition Approach for Partial Reconfiguration of Logic Controllers, The 3rd IFAC Workshop onDiscrete-Event System Design, DESDes’06, Rydzyna (Polska), (2006), 323-328
• [23] Węgrzyn M., Częściowa rekonfiguracja sterowników binarnych opisanych sieciami Petriego, PAK, (2006), Nr 6 (bis), 26-28
• [24] Węgrzyn M., Węgr z yn A., Implementation of concurrent logic controllers based on decomposition into state machine components, Radioelektronika & Informatika, (2006), No.3, 44-47