Szybkie mnożenie modulo 2k-1

• Autorzy: Jabłoński J. , Dylewski R.

Warianty tytułu

EN

Fast modulo 2k-1 multiplication

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiona jest autorska koncepcja multiplikatora modulo 2k-1, opartego na reduktorze 4:2. Proponowane rozwiązanie można wykorzystać do wyznaczania sumy iloczynów częściowych w strukturze matrycowego oraz równoległego - opartego na strukturze drzewa Wallace, układu mnożącego. Proponowane rozwiązanie daje możliwość wykrywania i szybszej obsługi - mniej poziomów logicznych, przypadków szczególnych mnożenia, związanych ze specyficznymi wartościami sum iloczynów częściowych.

EN

In this article represents the author's conception of multiplier modulo 2k-1, leaning on reducer 4:2. The proposed solution gives the possibility of detecting and the quicker marking - the less logical levels, special cases of multiplication, connected with specific values sums of partial products. This presented solution and circuit can accelerate parallel multplier - built on Wallace tree addition.

Słowa kluczowe

PL

mnożenie modulo; CSA; iloczyny częściowe; drzewo Wallace

EN

CSA; modulo multiplier; partial products; Wallace tree

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2012
• Tom: R. 88, nr 8
• Strony: 145--147
• Opis fizyczny: Bibliogr. 9 poz., rys., wykr.

Twórcy

autor

Jabłoński J.

autor

Dylewski R.

• Uniwersytet Zielonogórski, Wydziału Matematyki, Informatyki i Ekonometrii, ul. Szafrana 4a, 65-516 Zielona Góra,

Bibliografia

• [1] Biernat J., Architektura układów arytmetyki resztowej, Exit, W-w 2007
• [2] Soderstrand M. A., and all, Residue Number System Arithmetic: Modern Applications in Digital Signal Processing, IEEE Press, New York, 1986
• [3] Jabłoński J., Arytmetyka resztowa w cyfrowym przetwarzaniu sygnałów, KNWS '04, Zielona Góra 2004: ISBN: 83-89712-16- 4, 35 - 40
• [4] Jabłoński J., Arytmetyka resztowa w szyfrowaniu RSA, Przegląd Elektrotechniczny, 2010, nr 9, 145-148
• [5] Brent R., Kung H., A regular layout for parallel adders, IEEE Transactions on Computers vol. 31 (1982), 260–264
• [6] Zimmermann R., Efficient VLSI implementation of modulo (2n1) addition and multiplication, 14th IEEE Symposium on Computer Arithmetic, (1999), Australia
• [7] Ma Y., A simplified architecture for modulo 2n+1 multiplication, IEEE Transactions on Computers, Vol. 47, (1998), 333-337
• [8] Wallace C. S., A suggestion for a fast multiplier, IEEE Trans. on Electronic Comp. EC-13(1), (1964), 14-17
• [9] Wang Z., Jullien G. A., Miller W. C, A new design techniquefor column compression multipliers, IEEE Trans. Comput. 44 (8) (1995), 962–970.