Synteza układów sekwencyjnych w strukturach FPGA z wbudowanymi blokami pamięci

• Autorzy: Łach J. , Sapiecha E. , Zbierzchowski B.

Warianty tytułu

EN

Sequential synthesis for FPGA with embedded memory blocks

• Języki publikacji: PL

Abstrakty

PL

Przedstawiono ogólną metodę syntezy układów sekwencyjnych w strukturach z wbudowanymi pamięciami. Metoda wykorzystuje pojęcie dekompozycji szeregowej i polega na dekompozycji bloku pamięci na dwa bloki: układ modyfikacji adresu i pamięć o zredukowanej pojemności. Umożliwia ona implementację układów typu FSM przekraczających wymagane pojemności pamięci w dostępnych modułach FPGA. Wyniki badań eksperymentalnych pokazują, że efektywność metody jest znacznie większa niż w komercyjnych narzędziach projektowania.

EN

A general method for the synthesis of sequential circuits using embedded memory blocks is presented. The method is based on the serial decomposition concept and relies on the decomposition of memory block into two blocks: a combinational address modifier and a smaller memory block. This makes possible to implement FSM that exceed available memory through using embedded memory blocks and additional programmable logic. The experimental data demonstrate the efficiency of the proposed approach and large improvements over results obtained by commercially available tools.

Słowa kluczowe

PL

FPGA; układ sekwencyjny; układ modyfikacji adresu; dekompozycja; rachunek podziałów

EN

FPGA; sequential circuit; addres modifier; decomposition; partition calculus

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
• Rocznik: 2003
• Tom: nr 2-3
• Strony: 81--86
• Opis fizyczny: Bibliogr. 11 poz., rys., tab.

Twórcy

autor

Łach J.

• Instytut Telekomunikacji Politechniki Warszawskiej

autor

Sapiecha E.

• Wyższa Szkoła Informatyki Stosowanej i Zarządzania, Warszawa

autor

Zbierzchowski B.

• Instytut Telekomunikacji Politechniki Warszawskiej

Bibliografia

• [1] Adamski M., Chodań M.; Modelowanie układów sterowania dyskretnego z wykorzystaniem sieci SFC. Monografia. Wydawnictwa Politechniki Zielonogórskiej, Zielona Góra 2000.
• [2] De Micheli G.: Synthesis and Optimization of Digital Circuits. McGraw-Hill, New York 1994. Również tłumaczenie polskie: Synteza i optymalizacja układów cyfrowych. WNT, Warszawa 1998.
• [3] Hrynkiewicz E.: Logic function set minimization by reducing of Boolean space occupated by the generated implicants. Proc. International Conference on Programmable Devices ans Systems, Ostrawa 1996.
• [4] Łuba T., Zbierzchowski B.: Komputerowe projektowanie układów cyfrowych Wydawnictwa Komunikacji i Łączności, Warszawa 2000
• [5] Łuba T Synteza układów logicznych, Wyższa Szkoła Informatyki Stosowanek i Zarządzania. Wyd. 2. poprawione i rozszerzone. Warszawa 2001
• [6] Łuba T., Zbierzchowski B., Zbysiński P: Układy reprogramowalne dla potrzeb telekomunikacji cyfrowej. Przegląd Telekomunikacyjny i Wiadomości Telekomunikacyjne, nr 5. 2002
• [7] IFAC Workshop on Programmable Devices and Systems (E. Hrynkiewicz - chairman), PDS 2001, materiały konferencyjne. Gliwice 2001
• [8] Rawski M.. Jachna Z., Brzozowski I., Rzechowski R.: Practical Aspects of Logic Synthesis Based on Functional Decomposition. Proc. Euromicro Symposium on Digital Systems Design. Warszawa 2001
• [9] Rawski M., Luba T.: FSM Implementation in Embedded Memory Blocks Using Concept of Decomposition. IFAC Workshop Programmable Devices and Systems. PDS'2001, pp. 301 - 306. Gliwice 2001
• [10] Reprogramowalne układy cyfrowe (J. Soldek - przewodniczący komitetu programowego). Materiały IV Konferencji Naukowej, Szczecin 2001
• [11] Lach J.: Synteza układów sekwencyjnych w strukturach FPGA z wbudowanymi blokami pamięci. Praca magisterska. Instytut Telekomunikacji PW, Warszawa 2002