Regulowany Multiplikator Pojemności w Technologii CMOS

• Autorzy: Kulej T.

Warianty tytułu

EN

Regulated Capacitance Multiplier in CMOS technology

• Języki publikacji: PL

Abstrakty

PL

W pracy przedstawiono nowe rozwiązanie regulowanego multiplikatora pojemności w technologii CMOS 50nm. Prezentowany układ charakteryzuje się bardzo małą wartością napięcia zasilania (0,5V) i mocy rozpraszanej (22nW-213nW). Układ umożliwia multiplikację pojemności w zakresie 5-100 razy, przy zachowaniu odpowiednio dobrych parametrów układowych takich jak dynamika, prąd niezrównoważenia czy zakres częstotliwości pracy.

EN

A novel solution for capacitance multiplier in 50 nm CMOS is presented in the paper. The circuit is characterized by low supply voltage (0.5V), very low dissipation power (22nW-213nW). The capacitance multiplying factor can be varied in a wide range (5-100), while keeping good electrical parameters such as offset current, dynamic and frequency range.

Słowa kluczowe

PL

układy analogowe CMOS; układy mikromocowe; mnożniki pojemności; filtry aktywne

EN

CMOS analog circuits; micropower circuits; capacitance multipliers; active filters

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2012
• Tom: R. 88, nr 1b
• Strony: 227--230
• Opis fizyczny: Bibliogr. 7 poz., rys., tab., wykr.

Twórcy

autor

Kulej T.

• Politechnika Częstochowska, Instytut Elektroniki i Systemów Sterowania, ul. Armii Krajowej 17, 42-201 Częstochowa,

Bibliografia

• [1] Silva-Martinez J., Solis-Bustos S., “Design Considerations for High Performance Very Low Frequency Filters”, Proc. of IEEE ISCAS 1999.
• [2] Sanchez-Sinencio E., “Continuous-Time Filters from 0.1Hz to 2GHz”, Proc. of XVII Conf. On Design of Circuits and Integrated Systems, Santander, Spain, November 2002.
• [3] Solis-Bustos S., Silva-Martinez J., A 60-dB Dynamic-Range CMOS Sixth-Order 2.4 Hz Low-Pass Filter for Medical Applications, IEEE Trans. On CAS, Part II, 47 (2000) n.12
• [4] Ferri G., Guerrini N., High-valued Passive Element Simulation Using Low-Voltage Low-Power Current Conveyors for Fully Integrated Applications, IEEE Trans. on CAS, Part.II, 48 (2001) n.4, 405-409.
• [5] Penisi S., High Accuracy CMOS Capacitance Multiplier, Proc. 9-th International Conference on Electronics, Circuits and Systems, 2002, (1), 389-392.
• [6] Siripruchyanan M., Jaikla, W., Floating Capacitance Multiplier using DVCC and CCCII, Intern. Symp. on Communications and Information Technologies, Sydney, 2007 218-221.
• [7] Baker R.J., CMOS Circuit Design, Layout and Simulation, John Willey & Sons, Hoboken, New Jersey, 2008.