Testing of crosstalk-type dynamic faults in interconnection networks with use of ring LFSRs

• Autorzy: Hławiczka A. , Gucwa K. , Garbolino T. , Kopeć M.

Warianty tytułu

PL

Wykrywanie przesłuchów w sieciach połączeń z wykorzystaniem liniowych rejestrów pierścieniowych R-LFSR

• Języki publikacji: EN

Abstrakty

EN

The need to apply the test-per-clock method at full clock rates to test crosstalks in networks of long interconnects between modules in a System on a Chip (SoC) is highlighted. Our method involves the 3n-R-LFSR (Ring Linear Feedback Shift Register). The part of the R-LFSR that generates test patterns for n–interconnects has double number of flip-flops where every second flip-flop is connected to the network of Interconnects Under Test (IUT). It has been proved that the 3n-R-LFSR is capable to generate all the two-test patterns that are necessary for IUT. The completed simulation experiments evidenced efficiency of the method application to test crosstalks that are manifested by either a glitch or an edge delay.

PL

Przedstawiono metodę wykrywania przesłuchów w długich połączeniach pomiędzy blokami układów SoC. Wykorzystano liniowy rejestr pierścieniowy R-LFSR. Część rejestru generująca wektory testowe ma podwojoną liczbę przerzutników w stosunku do typowego rejestru pierścieniowego, co drugi przerzutnik połączony jest z testowaną siecią połączeń. Wykazano, że taki rejestr może wygenerować wszystkie pary testów niezbędne do wykrycia przesłuchów.

Słowa kluczowe

EN

linear ring register; test pattern generator; crosstalks; interconnect network

PL

liniowy rejestr pierścieniowy; generator wektorów testowych; system jednoukładowy; przesłuchy; sieć połączeń

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2010
• Tom: R. 86, nr 11a
• Strony: 133--137
• Opis fizyczny: Bibliogr. 22 poz., rys., tab.

Twórcy

autor

Hławiczka A.

autor

Gucwa K.

autor

Garbolino T.

autor

Kopeć M.

• Politechnika Śląska, Instytut Elektroniki, ul. Akademicka 16, 44-100 Gliwice,

Bibliografia

• [1] Cuviello M., Dey S., Bai X., Zhao Y., Fault Modeling and Simulation for Crosstalk in System-On-Chip Interconnects, ICCAD, (1999), 297-303
• [2] Shu-Min Li K., Len Lee C., Su C., Chen J., A Unified Approach to Detecting Crosstalk Faults of Interconnects in Deep Sub- Micron VLSI. ATS' (2004), 145-150
• [3] Aragones X., González J.L., Moll F., Rubio A., Noise Generation and Coupling Mechanisms in Deep-Submicron ICs. IEEE Design & Test Computers, vol.19 (2002), no.5, 27-35
• [4] The International Technology Roadmap for Semiconductors, 2007, URL: http://public.itrs.net/
• [5] Van de Logt L., Van der Heyden F., Waayers T., An extension to JTAG for at-speed debug on a system, ITC (2003), 785
• [6] Tehranipour M., Nourani M., Multiple Transition Model and Enhanced Boundary Scan Architecture to Test Interconnects for Signal Integrity, ICCD (2003), 554-559
• [7] Tehranipour M.H., Ahmed N., Nourani M., Testing SoC Interconnects for Signal Integrity using Extended JTAG Architecture, IEEE Trans. On CAD of Integr. Circuits Syst., vol. 23 (2004), 800–811
• [8] Zhao Y., Double sampling data checking technique: an online testing solution for multisource noise-induced errors on chip interconnects and buses, IEEE Trans on VLSI, vol. 12 (2004), no.7, 746-755
• [9] Xu Q., Zhang Y., Chakrabarty K., Test-Wrapper Designs for the Detection of Signal-Integrity Faults on Core-External Interconnects of SoCs. ITC (2007), paper 5.1,.
• [10] Jutman A.: Efficient TPG for Fast At-Speed Interconnect BIST. Proc. of 2004 IEEE Workshop on Design and Diagnostic of Electronic Circuits and Systems (DDECS)(2004), 223-226
• [11] Jutman A.: At-Speed On-Chip Diagnosis of Board-Level Interconnect Faults. ETS (2004).
• [12] Kautz W.H.: Testing of Faults in Wiring Interconnects, IEEE Trans. on Computers vol. 23 (1974), no. 4, 358-363,
• [13] Wagner P.T.: Interconnect Testing with Boundary Scan, ITC, IEEE Press (1987), 52-57
• [14] Nadeau-Dostie B.: An Embedded Technique for At-Speed Interconnect Testing, ITC (1999), 431-438
• [15] Pendurkar R., Chatterjee A., Zorian Y., Switching Activity Generation with Automated BIST Synthesis for Performance Testing of Interconnects. IEEE Trans CAD/ICS, vol.20 (2001), n.9
• [16] Su C., Tseng W., Configuration Free SoC Interconnect BIST Methodology. ITC (2001), 1033-1038
• [17] IEEE 1149.1-1990. IEEE Standard Test Access Port and Boundary-Scan Architecture (1990).
• [18] Kopec M., Garbolino T., Gucwa K., Hławiczka A., Test-perclock detection, localization and identification of interconnect faults. ETS (2006), 233-238
• [19] Hławiczka A., Gucwa K., Garbolino T., Kopec M., Can a D flipflop based MISR compactor reliably detect interconnect faults?. DDECS (2005), 2-8,.
• [20] Kopeć M., Garbolino T., Gucwa K., Hławiczka A., On Application of Polynomial Algebra for Identification of Dynamic Faults in Interconnects. Electronics and Telecommunications Quarterly, 54 (2008), no 1, 29-41
• [21] Kopeć M., Garbolino T., Gucwa K., Hławiczka A., Identification of Dynamic Faults in Interconnects by use of Polynomial Algebra. Electronic Symposium Digest of Papers, ETS (2008)
• [22] Hławiczka A., Gucwa K., Garbolino T., Kopeć M. "Interconnect Faults Identification and Localization Using Modified Ring LFSR", DDECS (2008), Bratislava, Slovakia, 247-250.