Wieloprzebiegowe testy krokowe pamięci RAM

• Autorzy: Mrozek I. , Yarmolik V.

Warianty tytułu

EN

Multirunmarch tests for RAM

• Konferencja: Logistyka, systemy transportowe, bezpieczeństwo w transporcie - LOGITRANS (VII ; 14-16.04.2010 ; Szczyrk, Polska)
• Języki publikacji: PL

Abstrakty

PL

Tradycyjne testy pamięci oparte o pojedynczy przebieg posiadają stałą i dość niską wydajność w odniesieniu do uszkodzeń uwarunkowanych zawartością (PSF). Celem zwiększenia tej wydajności stosuje się m.in. testowanie wieloprzebiegowe w których ten sam test bazowy realizowany jest wielokrotnie przy zmienianych warunkach początkowych. W artykule uwaga skupiona zostanie na porównaniu różnych testów krokowych i możliwości ich wykorzystania w technice testowania wieloprzebiegowego. Porównanie to oparte będzie o zdefiniowany współczynnik ważonej wydajności testów pozwalający w bardziej obiektywny sposób określić wydajność testu.

EN

Conventional memory tests based on only one run have constant and low faults coverage especially for Pattern Sensitive Faults (PSF). To increase faults coverage the multiple run March test algorithms have been used. This article will focus mainly on the comparison of different tests and the possibility of their use in the multiple run memory tests technique. This comparison will be based on the defined Weighted Fault Coverage measure for March Test. It allows to us in a more objective way to determine test performance.

Słowa kluczowe

PL

RAM; testy krokowe; PSF; uszkodzenia uwarunkowane zawartością

• Wydawca: Sieć Badawcza Łukasiewicz - Poznański Instytut Technologiczny
• Czasopismo: Logistyka
• Rocznik: 2010
• Tom: nr 2
• Opis fizyczny: Pełny tekst na CD, Bibliogr. 10 poz., rys., tab.

Twórcy

autor

Mrozek I.

autor

Yarmolik V.

• Politechnika Białostocka, Wydział Informatyki, 15-351 Białystok, ul Wiejska 45a,

Bibliografia

• [1] E. J. Marinissen, B. Prince, D. Keitel-Schulz, and Y. Zorian. Challenges in embedded memory design and test. In DATE ’05: Proceedings of the conference on De-sign, Automation and Test in Europe, pages 722–727, 2005.
• [2] A. J. van de Goor. Testing Semiconductor Memories: Theory and Practice. John Wiley & Sons, Chichester, England, 1991.
• [3] B. F. Cockburn. Deterministic tests for detecting scrambled pattern-sensitive faults in RAMs. In MTDT ’95: Proceedings of the IEEE International Workshop on Memory Technology, Design and Testing, pages 117–122, Washington, DC, USA, 1995. IEEE Computer Society.
• [4] M. Franklin and K. K. Saluja. Testing reconfigured RAM’s and scrambled address RAM’s for pattern sensitive faults. IEEE Transactions on CAD of Integrated Circu-its and Systems, 15(9):1081–1087, 1996.
• [5] M. G. Karpovsky, A. J. van de Goor, and V. N. Yarmolik. Pseudo-exhaustive wordoriented DRAM testing. In EDTC ’95: Proceedings of the 1995 European conference on Design and Test, page 126, Washington, DC, USA, 1995. IEEE Computer Society.
• [6] Nicolaidis M. «Transparent BIST for RAMs», Proc. IEEE Int. Test Conf., Balti-more, MD, Oct. 1992, pp. 598-607
• [7] B. Sokol and S. V. Yarmolik. Address sequences for march tests to detect pattern sensitive faults. In DELTA ’06: Proceedings of the Third IEEE International Work-shop on Electronic Design, Test and Applications, pages 354–360, Kuala Lumpur, Malaysia, January 17-19 2006. IEEE Computer Society.
• [8] S. V. Yarmolik and I. Mrozek. Multi background memory testing. In MIXDES 07: Proceedings of the 14th International Conference Mixed design of integrated cir-cuits and systems, pages 511–516, Ciechocinek, Poland, June 21-23 2007. IEEE Computer Society.
• [9] I. Mrozek, V. Yarmolik, Optimal backgrounds selection for multi run memory testing, Design and diagnostics of electronic circuits and systems : 11th International Workshop IEEE : DDECS 2008, Bratislava (Słowacja), 2008, pp. 332-338
• [10] Sosnowski, J. (2005). Testowanie i niezawodność systemów komputerowych, Akademicka oficyna wydawnicza EXIT.