Testowanie transparentne z wykorzystaniem zespołu sygnatur

• Autorzy: Mrozek I. , Yarmolik V.

Warianty tytułu

EN

Transparent tests based on set of signatures

• Języki publikacji: PL

Abstrakty

PL

Artykuł przedstawia zmodyfikowane podejście do transparentnego testowania pamięci opartego o testy krokowe. Podejście to umożliwia znaczne skrócenie czasu niezbędnego do wyliczenie sygnatury odniesienia. W proponowanej metodzie sprowadza się to do wykonania fazy odczytu o złożoności 1N. Dodatkowo metoda ta pozwala na łatwe określenie wartości sygnatury odniesienia charakterystycznej dla każdej fazy testu. Dzięki temu możliwa jest ocena poprawności działania pamięci nie tylko po zakończeniu całego procesu testowania (jak ma to miejsce w podejściu klasycznym), ale również po zakończeniu każdej jego fazy. Zmniejsza to w efekcie współczynnik maskowania uszkodzeń i prowadzi do zwiększenia ich pokrycia.

EN

In this paper the new concept of transparent RAM testing based on march tests has been proposed. This approach allows substantially reduce the time needed to calculate the faultfree signature. In the proposed concept complexity of this process is reduced to 1N. In addition, this method allows you to easily determine the value of the reference signatures of each phase of the transparent march test. It allows to compare the fault-free signature with real signature at the end of all march test phases. This reduces the effect of fault masking and leads to an increase of fault coverage.

Słowa kluczowe

PL

testowanie pamięci RAM; testowanie transparentne; testy krokowe; rejestry sygnatur; BIST

• Wydawca: Sieć Badawcza Łukasiewicz - Poznański Instytut Technologiczny
• Czasopismo: Logistyka
• Rocznik: 2011
• Tom: nr 3
• Opis fizyczny: Pełny tekst na CD, Bibliogr. 12 poz., rys., tab.

Twórcy

autor

Mrozek I.

autor

Yarmolik V.

• Politechnika Białostocka. Wydział Informatyki,

Bibliografia

• [1] Marinissen E.J., Prince B., Keitel-Schulz D., Zorian Y.: Challenges in Embedded Memory Design and Test. In Proceedings of Design., Automation and Test in Europe, 2005, pp 722-727
• [2] Van de Goor A. J.: Testing Semiconductor Memories, Theory and Practice, Chichester. John Wiley & Sons, 1991
• [3] Yarmolik V. N., Murashko I.A., Kummert A., Ivaniuk A.A.: Transparent testing of Digital Memories. Minsk Bielarus, Bestprint, 2005, 230p.
• [4] Cockburn B. F., Sat, Y. N.: Synthesized Transparent BIST for Detecting Scrambled Pattern-Sensitive Faults in RAMs. In Proceedings of the IEEE international Test Conference on Driving Down the Cost of Test Washington, DC, 1995. pp. 23-32.
• [5] Nicolaidis M.: Transparent BIST for RAMs. In Proceedings of the IEEE International Test Conference, Baltimore, MD, 1992: pp. 598-607
• [6] Sosnowski, J., Tupaj, L.: CPU Testability in Embedded Systems. In Proceedings of 2010 IEEE IBPL1-0005-0012 International Symposium on Electronic Design, Test & Applications, DELTA 2010, pp 108-112, 2010
• [7] Dekker R.., Beenker F., Thijssen L.: Realistsic Built-In Self-Test for Static RAMs. IEEE Design & Test Computrs, Vol. 6, No. 1, Feb. 1989, pp. 26-34
• [8] Le K. T., Saluja K. K.: A Novel Approach for Testing Memories Using a Built-In Self Testing Technique. In Proceedings of the IEEE International Test Conference, Washington, DC, 1986,:pp. 830-839
• [9] Yarmolik V. N., Hellebrand, S., Wunderlich, H.: Self-adjusting output data compression: an efficient BIST technique for RAMs. In Proceedings of the Conference on Design, Automation and Test in Europe, Paris 1998. Design, Automation, and Test in Europe. IEEE Computer Society, Washington, DC, pp. 173-179
• [10] Mrozek I, Yarmolik, V.N.: Transparentne testowanie pamięci RAM oparte na charakterystyce adresowej. Elektronika, R.51, nr 9, s. 161-163, 2010
• [11] Hellebrand S., Wunderlich H.J., Yarmolik V. N.: Symmetric transparent BIST for RAMs. DATE’99: In Proceedings of the conference on Design, Automation and Test in Europe, pp. 135, New York, NY, USA, 1999. ACM Press
• [12] Zankovich A.P., Yarmolik V.N.: Local Symmetric Transparent Memory Testing. In Proceedings of 6th International Workshop on Design and Diagnostics of Electronic Circuits and Systems DDECS 2003, Poznan, Poland, April 14-16, 2003, pp. 297-298