Generowanie optymalnych wektorów testowych pamięci RAM

• Autorzy: Mrozek I. , Yarmolik V.

Warianty tytułu

EN

Optimal test vectors for RAM testing

• Języki publikacji: PL

Abstrakty

PL

Efektywne wektory testowe i sposoby ich generowania odgrywają znaczącą rolę w testowaniu zarówno oprogramowania jak i sprzętu. Jednym z najtańszych podejść do problemu generowania wektorów testowych jest podejście oparte o wektory losowe. Obecnie w literaturze zaproponowanych zostało wiele nowych metod znacząco poprawiających efektywność testowania losowego należących do grupy kontrolowanego testowania losowego. W podejściu tym wybrane parametry tworzonych wektorów są z góry ustalane. W artykule zaproponowana zostanie nowa metoda generowania wektorów testowych. W proponowanym podejściu jako funkcja ich dopasowania użyta zostanie Maksymalizacja Minimalnej Odległości Hamminga, w odróżnieniu do standardowej odległości Hamminga używanej w podejściu znanym z literatury. Pozwoli to na wygenerowanie optymalnych wektorów testowych, których efektywność sprawdzona zostanie w odniesieniu do uszkodzeń PSF pamięci RAM.

EN

Efficient test vectors and methods of their generation play crucial role in both hardware and software testing. Random testing is a low cost method that can be applied to a wide range of testing problems. Recently, a number of novel techniques, include Antirandom Testing strategies, have been developed to increase the effectiveness of random testing. In this paper, we propose a new algorithm for antirandom test generation. As the fitness function we use Maximal Minimal Hamming Distance (MMHD) rather than standard Hamming distance as is used in the classical approach. This approach allows us to generate optimal test vectors for RAM testing.

Słowa kluczowe

PL

wzorców testowych; odległość Hamminga; testowanie pamięci RAM

EN

RAM testing; test vectors

• Wydawca: Sieć Badawcza Łukasiewicz - Poznański Instytut Technologiczny
• Czasopismo: Logistyka
• Rocznik: 2011
• Tom: nr 6
• Opis fizyczny: Pełny tekst na CD, Bibliogr. 9 poz., rys.

Twórcy

autor

Mrozek I.

autor

Yarmolik V.

• Politechnika Białostocka, Wydział Informatyki, 15-351 Białystok, ul. Wiejska 45a,

Bibliografia

• [1] Marinissen E. J., Prince B., Keitel-Schulz D., Zorian Y.. Challenges in embedded memory design and test. In DATE ’05: Proceedings of the conference on Design, Automation and Test in Europe, pages 722–727, 2005.
• [2] van de Goor A. J.. Testing Semiconductor Memories: Theory and Practice. John Wiley & Sons, Chichester, England, 1991
• [3] Cockburn B. F. Deterministic tests for detecting scrambled pattern-sensitive faults in RAMs. In MTDT ’95: Proceedings of the IEEE International Workshop on Memory Technology, Design and Testing, pages 117–122, Washington, DC, USA, 1995. IEEE Computer Society
• [4] Franklin M., Saluja K. K.. Testing reconfigured RAM’s and scrambled address RAM’s for pattern sensitive faults. IEEE Transactions on CAD of Integrated Circu-its and Systems, 15(9):1081–1087, 1996.
• [5] Karpovsky M. G., van de Goor A. J., Yarmolik V. N.. Pseudo-exhaustive word-oriented DRAM testing. In EDTC ’95: Proceedings of the 1995 European conference on Design and Test, page 126, Washington, DC, USA, 1995. IEEE Computer Society.
• [6] Nicolaidis M. «Transparent BIST for RAMs», Proc. IEEE Int. Test Conf., Balti-more, MD, Oct. 1992, pp. 598-607
• [7] Sokol B., Yarmolik S. V. Address sequences for march tests to detect pattern sensitive faults. In DELTA ’06: Proceedings of the Third IEEE International Work-shop on Electronic Design, Test and Applications, pages 354–360, Kuala Lumpur, Malaysia, January 17-19 2006. IEEE Computer Society
• [8] Yarmolik S. V., Mrozek I. Multi background memory testing. In MIXDES 07: Proceedings of the 14th International Conference Mixed design of integrated cir-cuits and systems, pages 511–516, Ciechocinek, Poland, June 21-23 2007. IEEE Computer Society.
• [9] Mrozek I., Yarmolik V., Optimal backgrounds selection for multi run memory test-ing, Design and diagnostics of electronic circuits and systems : 11th International Workshop IEEE : DDECS 2008, Bratislava (Słowacja), 2008, pp. 332-338