Automatyczny generator opisu w języku HDL na przykładzie kodera BCH

• Autorzy: Rak F. , Wojciechowski T. , Jędrak M.

Warianty tytułu

EN

Automatic HDL code generator and its BCH coder application

• Języki publikacji: PL

Abstrakty

PL

Opisano proces generacji syntezowalnego kodu w językach opisu sprzętu przy wykorzystaniu programowej aplikacji. Działanie aplikacji pokazano na przykładzie sprzętowego modułu kodera kodów korekcyjnych z rodziny BCH. Ukazano proces generacji, rozpoczynający się opisem algorytmu, przez reprezentacje pośrednie i tworzenie wynikowego kodu w językach VHDL i Verilog. Artykuł zawiera wprowadzenie do tematyki pamięci NAND-Flash, opis właściwości kodów BCH oraz algorytmów zastosowanych do ich dekodowania. Szczegółowo opisano aplikację generatora kodu źródłowego w językach HDL, proces generacji i tworzenia kodu źródłowego.

EN

This article describes an idea of generating synthesisable HDL module code by a software generator application. As an example of complete data flow - from idea, through intermediate representation, to VHDL / Verilog code - an error correction algorithm of BCH (Bose-Chaudhuri-Hocquenghem) was choosen. The article introduces the NAND-Flash architecture together with its key features, gives description of BCH algorithm and the theory behind it, covers generator application's overall data flow together with some implementation details and shortly summarises proposed solution's features and advantages.

Słowa kluczowe

PL

VHDL; Verilog; BCH; Java; NAND Flash; generacja kodu; konfiguracja; parametryzacja

EN

VHDL; Verilog; BCH; Java; NAND Flash; code generation; configuration; parametrisation

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
• Rocznik: 2012
• Tom: nr 12
• Strony: 1680--1683
• Opis fizyczny: Bibliogr. 9 poz., rys.

Twórcy

autor

Rak F.

autor

Wojciechowski T.

autor

Jędrak M.

• Instytut Telekomunikacji, Wydział Elektroniki i Technik Informacyjnych Politechniki Warszawskie],

Bibliografia

• [1] Jędrak M., Evatronix SA,: NAND Flash memory in Embedded Systems. IP-ESC 2009, December 2009
• [2] Yanni Chen and Keshab K. Parni: Area Efficient Parallet Decoder Architecture For Long BCH Codes, Department of Electrical and Computer Engineering, University of Minnesota, Minneapolis, MN USA
• [3] Moreira J., Farell R: Essentials of Error-Control Coding, Wiley, 2006
• [4] Shu Lin, Costello D.: Error Control Coding: Fundamentals and Applications, Prentice-Hall, 1983
• [5] Morelos-Zaragoza R.: The Art of Error Correcting Coding, Wiley, 2006
• [6] Wei Liu, Junrye Rho, Wonyong Sung: Low-Power High-Throughput BCH Error Correction VLSI Design for Multi-Level Cell NAND Flash Memories, 2006
• [7] Sun F, Devarajan S., Rose K., Zhang T: Design of on-chip error correction systems for multilevel NOR and NAND flash memories, l ET Circuits Devices Syst, 2007,1 (3)
• [8] Sarwate D.V, Shanbhag N.R.: High-speed architectures for Reed-Solomon Decoders, October 5, 2001
• [9] Jedrak M., Rak F., Wojciechowski T: Software generated BCH as a way to solve challenges of providing multiple configuration IP, IP-SOC 2011