Równomierności w procesach szyfrowania i deszyfrowania przy zmiennej liczbie rund szyfrujących

• Autorzy: Smoliński Ł.

Warianty tytułu

EN

Evenness preservation in encryption and decryption processes with variable number of encryption round in hardware cryptographic accelerators

• Języki publikacji: PL

Abstrakty

PL

Przedstawiono modyfikację w architekturze akceleratorów kryptograficznych umożliwiającą uzyskanie adaptacyjności związanej z zarządzaniem liczbą rund symetrycznych algorytmów kryptograficznych przy jednoczesnym zachowaniu równomierności w procesach szyfrowania i deszyfrowania. Modyfikacja została omówiona na przykładzie akceleratora kryptograficznego DES.

EN

In this paper was presented and described modification in the architecture cryptographic accelerators. Modification, which allows for add a functionality to cryptography systems. Functionality associated with the change in the number of rounds with simultaneous equality in the processes of encryption and decryption. The modification was discussed on example of DES algorithm.

Słowa kluczowe

PL

akceleratory kryptograficzne; FPGA; DES

EN

cryptographic accelerators; FPGA; DES

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
• Rocznik: 2010
• Tom: nr 7
• Strony: 729--731
• Opis fizyczny: Bibliogr. 14 poz., rys., tab.

Twórcy

autor

Smoliński Ł.

• Uniwersytet Zielonogórski, WEIT, Zielona Góra,

Bibliografia

• [1] Saqib N., Rodriguez-Henriquez F., Diaz-Perez A.: A Compact and Efficient FPGA Implementation of the DES Algorithm, Mexico 2004
• [2] Rogawski M.: Architektury akceleratorów kryptograficznych opartych na układach logicznych FPGA, Warszawa 2004
• [3] Cummings C. E.: Clock Domain Crossing (CDC), Design & Verification Techniques Using System Verilog, Boston 2008
• [4] Pieprzyk J., Hardjono T, Seberry J.: Fundamentals of Computer Securit, New York, maj 2003
• [5] McLoone M., McCanny J.V: High-performance FPGA implementation of DES using a novel method for implementing the key schedule, IEE Proc., Circuits Devices Syst. - październik 2003 - Volume 150, Issue 5
• [6] Bieganowski J., Wawrzyniak G.: Język Verilog w projektowaniu układów FPGA, Zielona Góra, 2001
• [7] Douglas S.: Kryptografia WNT, Warszawa, 2005
• [8] Schneider B.: Kryptografia dla praktyków, WNT, Warszawa 2005
• [9] Zwoliński M.: Projektowanie układów cyfrowych z wykorzystaniem języka VHDL WKiŁ, Warszawa, 2007
• [10] Luba T: Synteza uktadów cyfrowych, WKiŁ, Warszawa, 2003
• [11] Cummings C. E.: Synthesis and Scripting Techniques for Designing Multi Asynchronous Clock Designs, San Jos 2001
• [12] Coppersmith D.: The Data by Encryption Standard and its strength against attacks, Ibm J. Res. Develop. Vol. 38 No. 3, maj 1994
• [13] Yi-Gang Tai: Wrtex // Pro Architecture and Configuration, San Antonio 2006
• [14] Krueger R., Przybus B.: Xilinx Virtex Dewces: Variable Input LUT Architecture, London 2004