Weryfikacja czasów obliczeń heurystycznych algorytmów redukcji poboru mocy układów cyfrowych CMOS

• Autorzy: Szcześniak W.

Warianty tytułu

EN

Computational time verification of heuristic algorithms forlIow power design of CMOSs circuits

• Konferencja: Zastosowanie komputerów w nauce i technice 2008. XVIII cykl seminariów zorganizowanych przez Oddział Gdański PTETiS (18; 2008 ; Gdańsk, Polska)
• Języki publikacji: PL

Abstrakty

PL

W pracy zaprezentowano przeprowadzoną komputerową weryfikację czasów obliczeń piętnastu nowoutworzonych algorytmów heurystycznych dla potrzeb redukcji poboru mocy cyfrowych układów CMOS. W zrealizowanych badaniach eksperymentalnych wykorzystano ogólnodostępne przykłady testowe ISCAS, zaczerpnięte z laboratorium CBL. Uzyskane wyniki pozwalają na akceptację nowoopracowanych algorytmów redukcji poboru mocy układów CMOS z punktu widzenia ich złożoności obliczeniowej.

EN

This paper presents a computer verification of computational complexity of 15 newly elaborated heuristic algorithmsfor low power design of digital CMOS circuits. The verified algorithms were tested against a set of commonly available ISCAS benchmarks from CBL laboratory. The computational complexities of the tested heuristic algorithms were verified experimentally.

Słowa kluczowe

PL

redukcja poboru mocy; cyfrowe układy CMOS; heurystyczne algorytmy redukcji poboru mocy

EN

low power design; digital CMOS circuits; heuristic low power design algorithms

• Wydawca: Wydział Elektrotechniki i Automatyki Politechniki Gdańskiej
• Czasopismo: Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
• Rocznik: 2008
• Tom: Nr 25
• Strony: 151--154
• Opis fizyczny: Bibliogr. 8 poz., rys., tab.

Twórcy

autor

Szcześniak W.

• Wyższa Szkoła Zarządzania, Wydział Informatyki, ul. Pelplińska 7, 80-335 Gdańsk tel: [phone] fax: [phone],

Bibliografia

• 1. Benini L., Bogliolo A., De Micheli G.: A survey of design techniques for system-level dynamie power management. IEEE Trans, on Very Large Scale Integration (VLSI) Systems, vol. 8 3, s. 299-316, June 2000,ISSN 1063-8210
• 2. Giaro K., Szcześniak W.: Formalizm i metody szeregowania zadań dla potrzeb redukcji poboru mocy cyfrowych układów CMOS, Zeszyty Naukowej Wydziału Elektrotechniki i Automatyki PG, Gdańsk 2006, Nr 22, s. 55-62, ISSN 1425-5766
• 3. Rabaey J. M., Pedram M. (Eds.): Low Power Design Methodologies, Kluwer Academic Publishers, 1996
• 4. Schmitz M.T., Al-Hashimi B.M., Eles P.: System-Level Techniques for Energy-Efficient Embedded Systems, Kluwer Academic Publishers, 2004, ISBN 1-4020-1 7750-5
• 5. Szcześniak W., Szcześniak P.: Algorytmiczne metody redukcji poboru mocy w cyfrowych układach CMOS, II Krajowa Konferencja Technologie Informacyjne, Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej, Gdańsk 2004, s. 859-866. ISBN 83-917681-5-5
• 6. Szcześniak P., Szcześniak W.: Dobór optymalnej liczby jednostek funkcjonalnych dla realizacji syntezy wysokiego poziomu układów cyfrowych, Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Nr 21, Gdańsk 2005, s. 237-245, ISSN 1425-5766
• 7. Szcześniak W., Voss B., Theisen M., Becker J., Gle M.: Influence of high-level synthesis on average peak temperatures of CMOS circuits, Microelectronics Journal, vol. 32, s. 855-862, Oct. 2001, ISSN 0026-2692
• 8. Collaborative Benchmarking Laboratory, www.cbl.ncsu.edu