Komputerowa weryfikacja układów cyfrowyh CMOS utworzonych z podukładów zasilanych ze źródeł o różnych wartościach napięcia

• Autorzy: Szcześniak W. , Kozieł S. , Jendernalik W. , Hasse L. , Szcześniak P.

Warianty tytułu

EN

Computer verification of a cmos digital circuit created by subcircuits supplied by different voltages

• Konferencja: Zastosowanie komputerów w nauce i technice 2007. Cykl seminariów zorganizowanych przez Oddział Gdański PTETiS (17 ; 2007 ; Gdańsk, Polska)
• Języki publikacji: PL

Abstrakty

PL

W pracy zaprezentowano wyniki komputerowej weryfikacji cyfrowego układu CMOS utworzonego z klastrów Cn-1, Cn-2, …, Ci, … C0, z których każdy jest zasilany odpowiednio malejącymi wartościami napięć Vddn-1 > Vddn-2 > … > Vddi > … > Vdd0 . Zbiór klastrów {Ci} został utworzony przy pomocy algorytmu ECA (Evolutionary Clustering Algorithm) dla potrzeb redukcji mocy pobieranej ze źródła zasilającego. Otrzymane rozwiązanie charakteryzujące się zmniejszeniem zapotrzebowania na moc zasilającą nie powoduje pogorszenia przepustowości zaprojektowanego systemu cyfrowego CMOS.

EN

The paper presents results of a computer simulation of a CMOS digital circuit composed of Cn-1, Cn-2, …, Ci, … C0 clusters. The clusters are supplied with voltages Vddn-1 > Vddn-2 > … > Vddi > … > Vdd0, respectively. Set of clusters {Ci} was created with aid of ECA (Evolutionary Clustering Algorithm) for reduction of power dissipated. The obtained result enables for power reduction without deteriorating the throughput of the designed CMOS circuit, measured as system latency.

Słowa kluczowe

PL

redukcja poboru mocy; weryfikacja układu; układy CMOS

EN

reduction in power consumption; verification system; CMOS settings

• Wydawca: Wydział Elektrotechniki i Automatyki Politechniki Gdańskiej
• Czasopismo: Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
• Rocznik: 2007
• Tom: Nr 23
• Strony: 105--108
• Opis fizyczny: Bibliogr. 5 poz., rys.

Twórcy

autor

Szcześniak W.

autor

Kozieł S.

autor

Jendernalik W.

autor

Hasse L.

autor

Szcześniak P.

• Politechnika Gdańska, ul. G. Narutowicza 11/12, 80-952 Gdańsk tel: [phone] fax: [phone],

Bibliografia

• 1. Kozieł S., Szcześniak W.: Knowledge-Based Evolutionary Algorithm for Low-Power CMOS Digital Circuits Design by Converter-Free Multiple-Voltage Scaling (w druku)
• 2. Rabaey J. M., Pedram M. (Eds.): Low Power Design Methodologies, Kluwer Academic Publishers, Dordrecht, 1996
• 3. Szcześniak W., Voss B., Theisen M., Becker J., Glesner M.: Influence of high-level synthesis on average and peak temperatures of CMOS circuits, Microelectronics Journal, vol. 32, s. 855-862, Oct. 2001, ISSN 0026-2692
• 4. Yeh Y.-J., Kuo S.-Y., Jou J.-Y.: Converter-free multiple-voltage scaling techniques for low-power CMOS digital design, IEEE Trans. CAD Int. Circuits Syst., vol. 20, no. 1, pp. 172-176, Jan. 2001
• 5. Collaborative Benchmarking Laboratory, ftp.cbl.ncsu.edu