System design challenge s in the nanoscale era

• Autorzy: Glesner M. , Murgan T. , Hollstein T. , Zipf P. , Soffke O. , Hinkelmann H.

Warianty tytułu

PL

Projektowanie systemów w erze nanotechnologii - nowe wyzwania

• Języki publikacji: EN

Abstrakty

EN

Designing a System-on-Chip (SoC) is equivalent to managing the integration of multiple building blocks in a complete system, all on one silicon die. While the steady technological advances offer an enormous potential for growing functionality integration, the design process remains an increasingly challenging task. This paper gives an overview of SoC design methodology and architectures with a strong emphasis on future trends and challenges. These are supported by the description of current SoC integration examples and lead to an outlook regarding challenges for SoC architectures, their design and designers' education.

PL

Projektowanie systemu typu System-on-Chip (SoC) może być przedstawione jako integracja wielu bloków funk-cjonalnych w kompletny system zawarty w jednym układzie scalonym. W sytuacji, gdy stałe postępy technologii oferują niezwykły potencjał wzrostu złożoności integrowanych funkcji, proces projektowania staje się coraz trudniejszym wyzwaniem. Artykuł jest przeglądem metod projektowania i architektur systemów typu SoC z podkreśleniem przyszłych trendów i wyzwań. Dodatkowo przedstawiono opis aktualnych przykładów integracji systemów typu SoC i podano przegląd wyzwań dotyczących architektury tych systemów, ich projektowania oraz edukacji projektantów.

Słowa kluczowe

EN

SoC design methodology; silicon complexity; embedded software; SoC architectures

PL

SoC; metody projektowania systemu; architektury systemu

• Wydawca: Wydział Elektroniki, Telekomunikacji i Informatyki Politechniki Gdańskiej
• Czasopismo: Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
• Rocznik: 2007
• Tom: T. 12
• Strony: 3--14
• Opis fizyczny: Bibliogr. 19 poz., rys.

Twórcy

autor

Glesner M.

autor

Murgan T.

autor

Hollstein T.

autor

Zipf P.

autor

Soffke O.

autor

Hinkelmann H.

• Institute of Microelectronic Systems Darmstadt University of Technology Karlstr. 15, D-64283 Darmstadt, Germany

Bibliografia

• [1] G. E. Moore. Cramming more components into integrated circuits. Electronics Magazine, 38(8), pages 114-117, April1965.
• [2] G. E. Moore. Progress in digital integrated electronics. Technical Digest of the International Electron Devices Meeting (IEEE IEDM), pages 11-13, Washington D.C., December 1975.
• [3] G. E. Moore. No Exponential is Forever... but We Can Delay 'Forever'. Intl.. Solid-State Circuits Conf. (ISSCC), Plenary Presentation, San Francisco, California, 2003
• [4] International Technology Roadmap for Semicondurctors.2006. http://public.itrs.net.
• [5] V. Aho, R. Sethi, and J. D. Ullman. Compilers: Principles, Techniques and Tools. Addison Wesley Publishing Company.
• [6] D. Gajski, F. Vahid, S. Narayan, and J. Gong. Specification and Design of Embedded Systems. Prentice- Hall, 1994.
• [7] R. Gupta. Co-Synthesis of Hardware and Software for Digital Embedded Systems. Kluwer, 1995.
• [8] J. Henkel and R. Ernst. A Path-Based Technique for Estimating Hardware Runtime in HW/SW Cosynthesis. pages 116-121, Sept. 1995.
• [9] J. Teich. Digitale Hardware-/Software system, Springer, 1997.
• [10] W. Wolf. Hardware-Software Co-Design of Embedded Systems. Proceedings of the IEEE, 82(7), pages 967-989, July 1994.
• [11] L. Benini and G. D. Micheli. Networks on Chips: A New SoC Paradigm. IEEE Computer, Vol. 35, pages 70-78, Jan 2002.
• [12] W.J. Dally and B. Towles. Route Packets, Not Wires: On-Chip Interconnection Networks. In Proc. of the Design Automation Conference (DAC 2001), pages 684-689, 2001.
• [13] T. Hollstein, R. Ludewig, C. Mager, P. Zipf, and M. Glesner. A hierarchical generic approach for on-chip communication, testing and debugging of SoCs. In Proc. of the VLSI-SoC 2003, pages 44-49, December 2003.
• [14] S. Kumar, A. Jantsch, J.-P. Soininen, M. Forsell, M. Millberg, J. Oberg, K. Tiensyrjä, and A. Hemani. A Network on Chip Architecture and Design Methodology. In Proc. of VLSI Annual Symposium (ISVLSI 2002), pages 105-112,2002.
• [15] M. Sgroi, M. Sheets, A. Mihal, K. Keutzer, S. Malik, J. Rabaey, and A. Sangiovanni-Vincentelli. Addressing the System-on-a-Chip Interconnect Woes Through Communication-Based Design. In Proc. of the Design Automation Conference (DAC 2001), pages 667-672, 2001.
• [16] T. Pionteck, L. D. Kabulepa, and M. Glesner. Exploring the Capabilities of Reconfigurable Hardware for OFDM-based WLANs. International Conference on Very Large Scale Integration of System-on-Chip, pages 161-166, December 2003.
• [17] H. Blume, H. Huebert, H. Feldkämper, and T.G. Noll. Model based exploration of the design space for heterogeneous Systems on Chip. In Proceedings of the IEEE ASAP Conference, pages 29-40, San Jose, USA, July 2002.
• [18] R.W. Hartenstein. A Decade of Reconfigurable Computing: A Visionary Perspective. In International Conference on Design Automation and Testing in Europe (DATE), Munich, Germany, pages 12-15 March 2001.
• [19] DeHon and K. Likharev. Hybrid CMOS/nanoelectronic digital circuits: Devices, architectures, and design automation. In Proc. ICCAD-2005 (IEEE Press, Piscataway, NJ, 2005), pages 375-382, San Jose, CA, USA, November 2005.