Algorytmiczne metody redukcji poboru mocy w cyfrowych układach CMOS

• Autorzy: Szcześniak W. , Szcześniak P.

Warianty tytułu

EN

Algorithmic methods of power reduction in digital CMOS circuits

• Języki publikacji: PL

Abstrakty

PL

W pracy przedstawiono wybrane możliwości zredukowania poboru mocy układów cyfrowych CMOS z wykorzystaniem heurystycznych algorytmów szeregowania zadań w procesie syntezy wysokiego poziomu. Zaprezentowano przy tym trzy opracowane algorytmy IIOI (ang. Inserting Idle Operation with Interchanging) - wstawianie pustych operacji z wymianą jednostek funkcjonalnych, MAREL (ang. MAximal RELativity - maksymalne pokrewieństwo) i UNILO (ang. UNiform LOad - jednakowe obciążenie), dla których utworzono odpowiednie programy pozwalające praktycznie uzyskać redukcję mocy projektowanych układów CMOS. Przeprowadzone (przy pomocy standardowych benchmarków ISCAS'85 i ISCAS'89) badania testowe wykazały znaczną redukcję mocy (do ok. 40%) bez pogarszania wydajności systemu i zwiększania jego czasu przetwarzania.

EN

This paper presents three heuristic algorithms of high-level synthesis methods for reducing dynamic power for CMOS digital circuits. The main idea was to perform such a scheduling that the clock frequency of same functional units could be diminished (in practice, it is realised by decreasing the power supply of these units). As a result the total power consumption of the circuit can be reduced without deteriorating the total throughput (measured in control steps). The heuristic algorithms are based on three modifications of the Inserting Idle Operation with Interchanging (HOI) heuristic algorithm. Comparison of the obtained results on the sets of ISCAS'S5 and ISCAS'S9 benchmarks show that the power reduction varies between 10 and 40% without deteriorating the latency, and up to 70% with extending latency by 50%.

• Wydawca: Wydział Elektroniki, Telekomunikacji i Informatyki Politechniki Gdańskiej
• Czasopismo: Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
• Rocznik: 2004
• Tom: T. 5
• Strony: 859--866
• Opis fizyczny: Bibliogr. 6 poz., 2 rys., 1 tab.

Twórcy

autor

Szcześniak W.

• Katedra Systemów Geoinformatycznych, Politechnika Gdańska

autor

Szcześniak P.

• Ośrodek Badawczo-Rozwojowy, Centrum Techniki Morskiej

• Katedra Systemów Geoinformatycznych, Politechnika Gdańska

Bibliografia

• [1] Benini L., Bogliolo A. and De Micheli G.: A survey of design techniques for system-level dynamic power management. W: IEEE Trans, on Very Large Scale Integration (VLSI) Systems, vol. 8 3, s. 299-316, June 2000.
• [2] Michel P. et al.: The Synthesis Approach to Digital System Design, Kluwer Academic Publishers, 1992.
• [3] Szcześniak W., Voss B., Theisen M, Becker J. and Glesner M.: Influence of high-level synthesis on average and peak temperatures of CMOS circuits. W: Microelectronics Journal, vol. 32, s. 855-862, 2001.
• [4] Kozieł S. and Szcześniak W.: Application of adaptive evolutionary algorithm for Low power design of CMOS digital circuits. W: Proc. ICECS'2002, Dubrovnik, s.685-688.
• [5] Njolstad T. and Aas E. J.: Validation of an accurate and simple delay model and its application to voltage scaling, W: Proc. ISCAS '98, s. 101 - 104, vol.2, 1998.
• [6] Collaborative Benchmarking Laboratory, ftp.cbl.ncsu.edu.