Porównanie wybranych algorytmów szeregowania zadań dla potrzeb redukcji poboru mocy cyfrowych układów CMOS

• Autorzy: Szcześniak W. , Włodarczyk Ł. , Szcześniak P. , Piechówka M.

Warianty tytułu

EN

Comparison of chosen task scheduling algorithms applied at the stage of high level synthesis of digital CMOS circuits

• Konferencja: Zastosowanie komputerów w nauce i technice 2006. Cykl seminariów zorganizowanych przez Oddział Gdański PTETiS (16 ; 2006 ; Gdańsk, Polska)
• Języki publikacji: PL

Abstrakty

PL

Szeregowanie zadań stosowane dla potrzeb redukcji poboru mocy cyfrowych układów CMOS prowadzi do problemów NP trudnych. Stąd tek, brakuje analitycznych algorytmów gwarantujących uzyskanie optymalnego rozwiązania w akceptowalnym czasie. Praca prezentuje porównanie jakości rozwiązań wyznaczonych heurystycznyini algorytmami szeregowania zadań stosowanych na etapie syntezy wysokiego poziomu cyfrowych układów CMOS, które zostały uzyskane dla wybranego zbioru przykładów testowych. Przedstawione porównanie dotyczy również czasów obliczeń dla wybranych algorytmów szeregowania zadań.

EN

Task scheduling applied to reduction of power dissipated in digital CMOS circuits leads to a NP hard problem. Hence, there are no exist analytical algorithms which guarantee a optimal solution in an acceptable computational time. This paper presents a comparison of quality of solutions obtained for a chosen set of benchmarks with different task scheduling heuristic algorithms applied at the stage of high level synthesis of digital CMOS circuits. The presented comparison contains also calculation times for the implemented task scheduling algorithms.

• Wydawca: Wydział Elektrotechniki i Automatyki Politechniki Gdańskiej
• Czasopismo: Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
• Rocznik: 2006
• Tom: Nr 22
• Strony: 161--170
• Opis fizyczny: Bibliogr. 6 poz., 1 rys., 6 tab.

Twórcy

autor

Szcześniak W.

autor

Włodarczyk Ł.

autor

Szcześniak P.

autor

Piechówka M.

• Politechnika Gdańska, ul. G. Narutowicza 11/12, 80-952 Gdańsk tel: [phone] fax: [phone],

Bibliografia

• 1. Giaro K., Szcześniak W.: Formalizm i metody szeregowania zadań dla potrzeb redukcji poboru mocy cyfrowych układów CMOS, Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Nr 22, Gdańsk 2006, ISSN 1425-5766.
• 2. Kozieł S., Szcześniak W.: Reducing average and peak temperatures of VLSI CMOS circuits by means of evolutionary algorithm applied to high level synthesis, Microelectronics Journal, 2003, Elsevier, Vol.34 2003, s. 1167-1174, ISSN 0026-2692.
• 3. Szcześniak P., Szcześniak W.: Dobór optymalnej liczby jednostek funkcjonalnych dla realizacji syntezy wysokiego poziomu układów cyfrowych, Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Nr 21, Gdańsk 2005, s. 237-245, ISSN 1425-5766
• 4. Szcześniak W., Voss B., Theisen M., Becker J., Glesner M.: Influence of high-level synthesis on average and peak temperatures of CMOS circuits, Microelectronics Journal, vol. 32, Oct. 2001, s. 855-862, ISSN 0026-2692
• 5. Włodarczyk Ł.: Komputerowa weryfikacja wybranych algorytmów szeregowania zadań dla potrzeb redukcji poboru mocy układów cyfrowych. Praca dypl. Politechnika Gdańska 2005.
• 6 Collaborative Benchmarking Laboratory, ftp.cbl.ncsu.edu