Formalizm i metody szeregowania zadań dla potrzeb redukcji poboru mocy cyfrowych układów CMOS

• Autorzy: Giaro K. , Szcześniak W.

Warianty tytułu

EN

Formalism and methods of task scheduling applied to power reduction of digital CMOS circuits

• Konferencja: Zastosowanie komputerów w nauce i technice 2006. Cykl seminariów zorganizowanych przez Oddział Gdański PTETiS (16 ; 2006 ; Gdańsk, Polska)
• Języki publikacji: PL

Abstrakty

PL

W pracy przedstawiono związki pomiędzy modelami formalnymi stosowanymi w klasycznym szeregowaniu zadań a metodami wykorzystywanymi w syntezie wysokiego poziomu układów cyfrowych CMOS. Zagadnienia optymalizacyjne pojawiające się w obu tych problemach mogą być w pewnym sensie transformowalne. Pozwala to na przenoszenie wybranych metod rozwiązania z jednego problemu do drugiego.

EN

The paper presents relationship between formal models used in classic task scheduling and methods used in high level synthesis of digital CMOS circuits. The optimisation problems showing up in both of the problems can be transformed in both ways to some extent. The fact enables transition of solutions from one problem to another.

• Wydawca: Wydział Elektrotechniki i Automatyki Politechniki Gdańskiej
• Czasopismo: Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
• Rocznik: 2006
• Tom: Nr 22
• Strony: 55--62
• Opis fizyczny: Bibliogr. 6 poz., 1 rys.

Twórcy

autor

Giaro K.

autor

Szcześniak W.

• Politechnika Gdańska, ul. G. Narutuwicza 11/12 80-952 Gdańsk Tel:[phone] fax: [phone],

Bibliografia

• 1. Błażewicz J., Cellary W., Słowiński R., Węglarz J.: Badania operacyjne dla informatyków, Warszawa PWN 1983 ISBN 83-204-0519-X.
• 2. Błażewicz J., Dell’Olmo P., Drozdowski M., Speranza M.: Scheduling multiprocessor tasks on three dedicated processors, Inf. Process. Lett. 41, 1992, s. 275–280.
• 3. Garey M. R., Johnson D. S., Tarjan R. E., Yannakakis M.: Scheduling opposing forests, SIAM J. Algebraic Discrete Meth. 4, 1983, s.72–93.
• 4. Graham R. L.: Bounds for certain multiprocessing anomalies, Bell System Tech. J. 45, 1966, s. 1563–1581.
• 5. Szcześniak P., Szcześniak W.: Dobór optymalnej liczby jednostek funkcjonalnych dla realizacji syntezy wysokiego poziomu układów cyfrowych, Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Nr 21, Gdańsk 2005, s. 237-245, ISSN 1425-5766.
• 6. Szcześniak W., Voss B., Theisen M., Becker J., Glesner M.: Influence of high-level synthesis on average and peak temperatures of CMOS circuits, Microelectronics Journal, vol. 32, Oct. 2001, s. 855-862, ISSN 0026-2692.