Wykorzystanie interfejsu JTAG do diagnostyki wielomodułowych systemów elektronicznych

Poźniak, K.; Romaniuk, R.; Rutkowski, P.

Artykuł - szczegóły

Tytuł artykułu

Wykorzystanie interfejsu JTAG do diagnostyki wielomodułowych systemów elektronicznych

Autorzy

Poźniak K. , Romaniuk R. , Rutkowski P.

Identyfikatory

Warianty tytułu

JTAG interface for dia-gnostics of multimodule electronic systems

Języki publikacji

Abstrakty

Współczesne systemy elektroniczne charakteryzują się bardzo wysokim stopniem skomplikowania. Ma to bezpośrednie przełożenie na coraz wyższe wymagania odnoszące się zarówno do ich funkcjonalności, jak i implementacji procesów testowania oraz diagnostyki. W artykule przestawiono autorski system oparty na interfejsie JTAG, którego zadaniem jest kompleksowe testowanie poprawności wykonania płyt drukowanych. Ważną cechą systemu jest możliwość testowania złożonych bloków elektronicznych, w tym składających się z wielu modułów. System został zrealizowany w formie otwartej architektury umożliwiającej jego dalszą rozbudowę. Praca zawiera także omówienie podstawowych (w tym autorskich) algorytmów testowania, ich optymalizacji, z uwzględnieniem stosowania układów programo-walnych FPGA i magistral. Zamieszczono również przykład działania systemu zastosowanego do testów wielomodutowej płyty Trygera Mionowego RPC dla eksperymentu wysokich energii CMS przy akceleratorze LHC, CERN Genewa, opartej na układach programowalnych FPGA firmy Altera.

Modern electronic systems are extremely complicated. It nas an intense impact on growing demands in a field of electronic functionality and testing procedures implementation as well. This paper presents a self-made testing system based on JTAG interface. The aim of this system is to perform complete error-free verification of the Printed Circuit Boards. Important feature of this system is the possibility to test composite electronic boxes, including multimodule/multiboard systems. Open architecture, which makes any further upgrades easy to introduce, is another valuable characteristic. Article also covers subject area related to essential and selfmade testing algorithms and their optimization in a direction of handling PLD FPGA devices and data buses. The results of tests performed on the real multimodule trigger PCBs based on Altera FPGAs in CMS High Energy Experiment (LHC accelerator, Geneva) are also included.

Słowa kluczowe

interfejs JTAG testy połączeń płyty drukowane eksperyment fizyka wysokich energii eksperyment CMS akcelerator LHC

JTAG interface interconnect test PCB high energy physics experiments CMS experiment LHC accelerator

Wydawca

Wydawnictwo SIGMA-NOT

Czasopismo

Elektronika : konstrukcje, technologie, zastosowania

Rocznik

2003

Tom

Vol. 44, nr 4

Strony

25--34

Opis fizyczny

Bibliogr. 37 poz., il.

Twórcy

autor

Poźniak K.

photonics@pw.edu.pl

Pracownia PERG, Instytut Systemów Elektronicznych, Politechnika Warszawska

autor

Romaniuk R.

Pracownia PERG, Instytut Systemów Elektronicznych, Politechnika Warszawska

autor

Rutkowski P.

doktorant, Pracownia PERG, Instytut Systemów Elektronicznych, Politechnika Warszawska

Bibliografia

1. Colin M. Maunder and Rodham E. Tullos ,,The Test Access Port And Boundary-Scan Architecture”, IEEE Computer Society Press, 1992.
2. Kenneth P. Parker „The boundary-scan handbook”, Kluwer Academic Publishers, 1992.
3. J. Pasierbiński, P. Zbysiński „Układy programowalne w praktyce”, Wydawnictwa Komunikacji i Łączności, Warszawa 2001.
4. Krzysztof Poźniak, „Szybka analiza topologiczno-czasowa zderzeń wysokoenergetycznych protonów z gazem resztkowym i ściankami rury akceleratora HERA dla eksperymentu ZEUS”, rozprawa doktorska, Politechnika Warszawska, 1999.
5. Michał Pietrusiński, ,,Systemowe podejście do testowania elektroniki wyzwalania w eksperymentach wysokich energii” praca magisterska, Uniwersytet Warszawski, Wydział Fizyki, Warszawa 1998.
6. Tomasz Nakielski, „Zintegrowany system diagnostyczny dla trygera mionowego RPC w eksperymencie CMS”, praca magisterska, Politechnika Warszawska, Wydział Elektroniki i Technik Informacyjnych, Warszawa 2000.
7. Wojciech Zabolotny, ,,Embedded Linux Based Control System for TriDAQ”, X Sympozjum pt. „Photonics and Web Engineering” Wilga, 23-26 maja 2002.
8. Krzysztof Poźniak, Michał Pietrusiński - Oprogramowanie diagnostyczne trygera PAC w Oprogramowanie diagnostyczne trygera PAC” W ,,RPC” http://hep.fuw.edu.pl/cms/workshop/slides/CMS_MPietrusinski_KPozniak.pdf
9. „Modified algorithm for optimum scan short tests” - Electronic Engineering 02/1994.
10. Wojciech Zabołotny, Seweryn Jodłowski, Michał Pietrusiński, Krzysztof Poźniak.
11. Ignacy Kudła „Multi-channel Boundary Scan Controller for TRI-DAQ”, X Sympozjum pt. „Photonics and Web Engineering” Wilga, 23-26 maja 2002.
11. Zbigniew Jaworski, Ignacy M. Kudla, Wieslaw Kuzmicz, Mariusz Niewczas, Resistive Plate Chamber (RPC) based Muon Trigger System for CMS experiment PAttern Comparator ASIC” http://hep.fuw.edu.pl/cms/docs/vienna/nim98. pdf
12. Sungju Park, „A New Complete Diagnosis Patterns for Wiring Interconnects” http: //www.sigda.org/Archives/ProceedingArchives/Dac/Dac96/papers/1996/dac96/psfiles/15_1.ps
13. X. T. Chen, F. J. Meyer, F. Lombardi, ,,Structural Diagnosis of Interconnects by Coloring” http://www.acm.org/todaes/V3N2/L197/paper.ps
14. J. T. Sousa, T. Shen, P. Y. K. Cheung, ,,On Structural Diagnosis for Interconnects” http://theclints.inesc.pt/~jts/iscas96.ps
15. „JTAG (IEEE 1149.1/P1149.4) Tutorial Introductory” http://www.ti.com/sc/jtag
16. „Boundary-scan Technology, Justification, and Test Implementation For Designers” http://www.ate.agilent.com/emt/industry/limitedaccess/ept_phillips.pdf
17. J. T. de Sousa, P. Y. K. Cheung, „Improved Diagnosis of Realistic Interconnect Shorts” http://theclints.inesc.pt/~jts/edtc97.ps
18. Weiping Shi, Douglas B. West, ,,Optimal Structural Diagnosis of Wiring Networks” http://www.math.uiuc.edu/~west/pubs/diafault.ps
19. Grzegorz Wrochna, prezentacje http://hep.fuw.edu.pl/~wrochna/lectures/
20. G. Booch, J. Rumbaugh, I. Jacobson, „The Unified Modeling Language User Guide”, Addison-Wesley, 1999 (polskie wydanie WNT 2001).
21. http://www.rational.com
22. „Fault Modeling” http://www.ece.wisc.edu/~va/COURSE/lec5.ppt
23. Marek Pilawski, „Fizyczne podstawy elektrotechniki”, WSiP, 1987.
24. Ignacy M. Kudła, ,,CMS RPC Muon Trigger Hardware Overview”, CMS TRIDAS Review CERN, 1997.
25. X-ray Inspection „How It Works” http://www.genrad.com/col-lat/pdfs/wp_xrayhow. pdf
26. „Boundary-Scan Tutorial” http://www.asset-intertech.com
27. J. M. Martins Ferreira, „Test protocol for BS boards” http://www.cee.hw.ac.uk/~astep/deliverables/testprot. pdf
28. Colin Maunder, „The Test Access Port and Boundary Scan Architecture”, prezentacja, 1993.
29. Luis César Laranjeira, José Machado da Silva, José Silva Matos, „A Tool for Fault Extraction in PCBs” http://cezanne.inesc. pt/etw00/Program/Session P1/etwp1_4.pdf
30. http://www.corelis.com
31. Stephen Leslie Peters, „Algorithms for Testing Boundary-Scan Equipped Circuits” http://www.portnoy.org/~portnoy/mastersthe-sis.pdf.
32. „JTAG Boundary Scan Basics” http://www.sun.com/microelectronics/whitepapers/wpr-0018-01/wpr-0018-01. pdf.
33. „IEEE 1149.4 Mixed-Signal Test Bus” http://grouper.ieee.org/groups/1149/4/basic_present.ppt
34. http://www.jtag.com
35. „IEEE Std P1532” http://grouper.ieee.org/groups/1532/p1532.ppt
36. Dokumentacja Borland C++ Builder 5.

Uwagi

Błędna numeracja bibliografii.

Typ dokumentu

Bibliografia

Identyfikator YADDA

bwmeta1.element.baztech-article-BPB5-0002-0018