Modele projektowe w języku SystemC

• Autorzy: Deniziak S.

Warianty tytułu

EN

Design modles in SystemC language

• Języki publikacji: PL

Abstrakty

PL

W niniejszym artykule przedstawiono modele projektowe dla języka SystemC, umożliwiające wykonanie automatycznej syntezy systemów wbudowanych na podstawie specyfikacji w tym języku. Modele projektowe określają zbiór dozwolonych konstrukcji językowych oraz zasady ich stosowania. Konstrukcje te opracowane są w formie biblioteki klas i makrodefinicji. Biblioteka stanowi rozszerzenie standardowego środowiska SystemC. Dla każdej specyfikacji zgodnej z opracowanymi modelami możliwa jest automatyczna generacja grafu zadań, warunkowego grafu zadań lub grafu zadań z krawędziami sterującymi, które mogą być bezpośrednio zastosowane do syntezy systemowej za pomocą istniejących metod. Przydatność opracowanych modeli została oceniona na praktycznym przykładzie.

EN

This article presents design models for SystemC language. Design models enable creating synthesisable specifications for embedded systems. These models are defined by a set of specification rules implemented in the form of a library build on top of the SystemC standard library. For each specification corresponding to one of the presented design models it is possible to automatically generate a task graph, a conditional task graph or a control/data flow task graph. Task graph representation is required in existing system synthesis methods. Presented examples demonstrate the benefits of the design models.

Słowa kluczowe

PL

model projektowy; synteza systemowa; SystemC

EN

design model; system synhesis; SystemC

• Wydawca: Wydawnictwo Politechniki Krakowskiej im. Tadeusza Kościuszki
• Czasopismo: Czasopismo Techniczne. Informatyka
• Rocznik: 2007
• Tom: R. 104, z. 1-I
• Strony: 17--33
• Opis fizyczny: Bibliogr. 16 poz.,Wz., rys.,

Twórcy

autor

Deniziak S.

• Samodzielne Laboratorium Informatyki Technicznej, Wydział Inżynierii Elektrycznej i Komputerowej, Politechnika Krakowska

Bibliografia

• [1] Chatha K.S., Vemuri R., MAGELLAN: Multiway Hardware-Software Partitioning and Scheduling for Latency Minimization of Hierarchical Control-Dataflow Task Graphs, Proc. CODES, 2001, 42-47.
• [2] Deniziak S., Cost-efficient synthesis of multiprocessor heterogeneous systems, Control and Cybernetics, Vol. 33, No. 2, 2004, 341-355.
• [3] Deniziak S., Metodologia szybkiego prototypowania systemów cyfrowych, Wydawnictwo Politechniki Krakowskiej, Kraków 2005.
• [4] Donlin A., Transaction Level Modeling: Flows and use models, Proc. CODES+ISSS'04, 2004, 75-80.
• [5] Eles P., Kuchcinski K., Peng Z., Doboli A., Pop P., Scheduling of Conditional Process Graphs for the Synthesis of Embedded Systems, Proc. of the Design Automation and Test in Europe Conference, 1998, 132-138.
• [6] Falk J., Haubelt C., Teich J., Representing Models of Computation in SystemC, 2005.
• [7] IEEE Standard SystemC Language Reference Manual, IEEE, Nowy Jork 2006.
• [8] Herrera H., Sanchez P., Villar E., Modeling and Design of CSP, KPN and SR Systems with SystemC, [in:] C. Grimm (ed.), Languages for System Specification, Kliwer 2004.
• [9] Herrera H., Villar E., A Framework for Embedded System Specification under Different Models of Computation in SystemC, Proc. DAC, 2006, 911-914.
• [10] Lee E.A., Sangiovanni-Vincentelli A.., Comparing Models of Computation, Proc. of the International Conference on Computer Aided Design, 1996, 234-241.
• [11] Rose A., Swan S., Pierce J., Fernandez J.-M., Transaction Level Modeling in SystemC, www.systemc.org.
• [12] Teich J., Embedded System Synthesis and Optimization, Proc. Workshop on System Design Automation - SDA 2000, Rathen, Niemcy, 2000, 9-22.
• [13] Universal Serial Bus Specification. Revision 2.0, 2000, http://www.usb.org.
• [14] Vallerio K.S., Jha N.K., Task Graph Extraction for Embedded System Synthesis, Proc. International Conference on VLSI Design, 2003, 480-486.
• [15] Yen T.-Y., Wolf W.H., Sensitivity-Driven Co-Synthesis of Distributed Embedded Systems, Proc. of the International Symposium on System Synthesis, ACM Press, Nowy Jork 1995, 4-9.
• [16] Xie Y., Wolf W., Allocation and scheduling of conditional task graph in hardware/software co-synthesis, Proc. of the Conference on Design Automation and Test in Europe, IEEE Computer Society Press, Los Alamitos 2001, 620-625.