Parallel 4X4 transform on bit - serial shared memory architecture for H.264/AVC

• Autorzy: Rubin G.

Warianty tytułu

PL

Równoległe przekształcenie 4X4 na bitowo-szeregowej architekturze o współdzielonej pamięci do zastosowań H.264/AVC

• Języki publikacji: EN

Abstrakty

EN

The aim of this paper is to present an implementation and simulation of parallel 4x4 transform on bit-serial shared memory architecture for H.264/AVC. Compared with the existing parallel implementations, the proposed architecture reduces interconnection resources of physical elements of FPGA device. The results of simulation show that the transform can be realized in real–time on bitserial arithmetic. The paper concludes with a summary.

PL

Praca zawiera opis implementacji oraz symulacji równoległego przekształcenia 4x4 stosowanego w H.264/AVC, bazując na bitowo-szeregowej architekturze o współdzielonej pamięci. W porównaniu z istniejącymi rozwiązaniami implementacji równoległej, proponowana architektura obliczeniowa redukuje liczbę linii połączeń wewnętrznych fizycznego układu FPGA. Zawiera ona również wyniki symulacji, pokazujące możliwość wykonywania przekształcenia w czasie rzeczywistym, przy zastosowaniu arytmetyki szeregowej.

Słowa kluczowe

EN

FPGA; shared memory; video coding

PL

FPGA; pamięć współdzielona; kodowanie wideo

• Wydawca: Wydawnictwa Uczelniane Politechniki Bydgoskiej im. Jana i Jędrzeja Śniadeckich
• Czasopismo: Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy
• Rocznik: 2009
• Tom: z. 12
• Strony: 57--71
• Opis fizyczny: Bibliogr. 10 poz.

Twórcy

autor

Rubin G.

• Department of Computer Science Bialystok University of Technology Bialystok, Poland,

Bibliografia

• [1] H.S. Malvar, A. Hallapuro, M. Karaczewicz, L. Kerofsky, 2003: Low-Complexity Transform and Quantization in H.264/AVC. IEEE Trans. Circuits Syst Video Technol., vol. 13, no. 7.
• [2] E. Hong, E. Jung, H. Fraz, D. Har, 2005: Parallel 4×4 transform architecture based on bit extended arithmetic for H.264/AVC. Proc. Int. Sym. On Circuits and Systems, vol. 1, pp. 95- 98.
• [3] R. Kordasiewicz, S. Shirani, 2007: On Hardware Implementations Of DCT and Quantization Blocks for H.264/AVC. Journal of VLSI Signal Processing 47, pp. 189-199.
• [4] R. Dobkin, A. Morgenshtein, A. Kolodny, R. Ginosar, 2008: Parallel vs. serial on-chip communication. Proc. of the 2008 International Workshop on System-Level Interconnection Prediction, NewCastle, pp. 43-50.
• [5] ITU-T Rec. H.264/ISO/IEC 11496-10, 2002: Advanced video coding. Final Committee Draft, Document JVT-G050, December.
• [6] L. Wanhammar, 1999: DSP integrated circuits. Academic Press, USA.
• [7] G. Rubin, M. Omieljanowicz, A. Petrovsky, 2007: Reconfigurable FPGA-based hardware accelerator for embedded DSP,” MIXDES’2007, Ciechocinek, pp.147-151.
• [8] M. Adamski, M. Węgrzyn, 1994: Hierarchically Structured Colored Petri Net Specification and Validation of Concurent Controllers. Proc. in 39th International Scientific Colloquium, IWK’94, Ilmenau, Germany, Band 1, pp. 517-522.
• [9] A. Węgrzyn, 2003: The symbolic analysis of binary control units using given methods of Petri nets. Rozprawa doktorska, Politechnika Warszawska (in Polish).
• [10] А.А. Петровский, 1988: Techniques and microprocessors tools of fast and wideband processing of real-time processors, Hаука и Tехника, Минск (in Russian).