Ekonomiczny model badań niezawodnościowych goi

• Autorzy: Yang S. F. , Chien K. W-T

Warianty tytułu

PL

Economic design for goi reliability tests

• Języki publikacji: EN

Abstrakty

EN

This paper studies the methods and guidelines in minimum sample size determination provided by JEDEC/ FSA joint publication and points out their drawbacks, inconsistency, and misguidance. We provide an exact method and easy-to-use numerical solution by extending JEDEC's formula to any allowed failure number, target defect density, and confi dence level. Important guidelines are also provided for reliability practitioners to reduce possible errors resulting from imperfect sampling procedures and to avoid mistakes in defect density evaluation against a target defect density (D0). Our proposed method can be applied to any reliability tests with the binomial distribution to determine a minimum sample size to save wafers and testing resources.

PL

Niniejsza praca analizuje metody i wytyczne dotyczące wyznaczania minimalnego rozmiaru próbki podane we wspólnej publikacji JEDEC/ FSA, wskazując na ich wady, niekonsekwencje i błędne wskazówki. W artykule podajemy dokładne i łatwe w użyciu rozwiązanie, które rozciąga wzór JEDEC na wszelką dozwoloną liczbę uszkodzeń, dopuszczalną gęstość defektów i poziom ufności. Przedstawiamy również ważne wytyczne dla specjalistów w zakresie niezawodności pozwalające zredukować możliwe błędy wynikające z niedoskonałych procedur próbkowania oraz uniknąć pomyłek w ocenie gęstości defektów względem dopuszczalnej gęstości defektów (D0). Proponowana przez nas metoda może być stosowana we wszelkich testach niezawodnościowych z rozkładem dwumianowym do wyznaczania minimalnego rozmiaru próbki przy oszczędnym użyciu płytek i środków badawczych.

Słowa kluczowe

EN

minimum sample size; V-Ramp test; GOI (Gate Oxide Integrity); defect density; random sampling; binomial distribution; confidence bounds

PL

minimalny rozmiar próbki; badanie V-Ramp; gęstość defektów; próbkowanie losowe; rozkład dwumianowy; granice przedziału ufności; GOI; Gate Oxide Integrity; nienaruszony stan tlenku bramkowego

• Wydawca: Polskie Naukowo-Techniczne Towarzystwo Eksploatacyjne
• Czasopismo: Eksploatacja i Niezawodność
• Rocznik: 2010
• Tom: nr 2
• Strony: 79--82
• Opis fizyczny: Bibliogr. 12 poz.

Twórcy

autor

Yang S. F.

autor

Chien K. W-T

• Corporate Quality and Reliability SMIC Shanghai, P.R. China,

Bibliografia

• 1. ASTM F-17-71. Test Method for Evaluating Gate Oxide Integrity by Voltage Ramp Technique. American Society for Testing and Materials: West Conshohocken PA, 1998.
• 2. Bain L J, Engelhardt M. Introduction to Probability and Mathematical Statistics, 2nd edition. Pacific Grove, CA: Duxbury, 1992.
• 3. Beyer W H. CRC Handbook of Tables for Probability and Statistics. The Chemical Rubber Co: Cleveland Ohio, 1996.
• 4. Grosh D L. A Primer of Reliability Theory. John Wiley & Sons: New York, 1989.
• 5. Huang H Z. Reliability analysis method in the presence of fuzziness attached to operating time. Microelectronics and Reliability 1995; 35: 1483-1487.
• 6. Huang H Z. Zuo M J, Sun Z Q. Bayesian reliability analysis for fuzzy lifetime data. Fuzzy Sets and Systems 2006; 157: 1674-1686.
• 7. JEDEC/FSA Joint Publication No. 001.01. Foundry Process Qualification Guidelines (wafer Fabrication Manufacturing Sites). JEDEC Solid State Technology Association/Fabless Semiconductor Association, Arlington, May 2004.
• 8. Kuo W, Chien W T C, Kim T. Reliability, Yield, and Stress Burn-In. Kluwer Academic Publishers: Boston, 1998.
• 9. Lee T W, Pabbisetty S. Microelectronic Failure Analysis, ASM International, Materials Park, OH., 3rd edition, 1993; pp.301-302.
• 10. Nelson W B. Applied Life Data Analysis. Wiley-Interscience: Hoboken, New Jersey, 1982.
• 11. Ohring M. Reliability and Failure of Electronic Materials and Devices. Academic Press: San Diego, 1998.
• 12. Pecht M G, Radojcit R, Rao G. Guidebook for Managing Silicon Chip Reliability. CRC Press: New York, 1999.