Prototyp systemu profilowania pętli kodu źródłowego jako narzędzia analizy kodu w celu efektywnego przyspieszenia obliczeń wielkiej skali

• Autorzy: Pietroń M. , Russek P. , Wiatr K.

Warianty tytułu

EN

Prototype of loop profiling tool for HPC code inspection as an efficient tool for FPGA based acceleration

• Języki publikacji: PL

Abstrakty

PL

Praca przedstawia badania nad metodologią przyspieszania aplikacji HPC na platformach HPRC (platformy HPC z układami FPGA). Najważniejszym zagadnieniem jest selekcja kodu źródłowego, który mógłby zostać przyspieszony. Największym utrudnieniem jest brak odpowiedniego narzędzia wspomagającego ten proces. Aplikacje HPC składają się z ogromnej ilości bardzo złożonego kodu źródłowego. Powoduje to, że niezbędny jest system automatycznej analizy kodu. Dodatkowo powstające języki wysokiego poziomu (HLL) do implementacji algorytmów w FPGA ułatwiają automatyzację transformacji i implementacji wybranego kodu w FPGA. Profiling pętli w kodzie źródłowym jest jednym z głównych kroków, który umożliwia sprawdzenie, czy dana aplikacja HPC jest możliwa do przyspieszenia w układach FPGA. Oprócz selekcji najbardziej czasochłonnych części kodu istotna jest także analiza danych wykorzystywanych w trakcie obliczeń. Przede wszystkim zależności między danymi i ich ilość odgrywa zasadnicze znaczenie. Dzięki tej informacji można optymalnie implementować algorytmy przez minimalizację częstotliwości komunikacji między CPU a układem FPGA.

EN

This paper presents the research on FPGA based acceleration of HPC applications. The most important step to achieve this goal is to extract code that can be sped up. A major drawback is the lack of a tool which could do it. The HPC applications usually consist of a huge amount of complex source code. This is one of the reasons why the process of acceleration should be as automated as possible. Another reason is to make use of HLL (High Level Languages) such as Mitrion-C and Impulse-C. Loop profiling is one of the steps to check if the insertion of HLL to existing HPC source code is possible to gain acceleration of these applications. Hence the most important step to achieve acceleration is to extract the most time consuming code and data dependency, which makes the code easier to be pipelined and parallelized. Data dependency also gives information on how to implement algorithms in an FPGA circuit with the minimal initialization of it during the execution of algorithms.

Słowa kluczowe

PL

HPC (High Performance Computing); HPRC (High Performance Reconfigurable Computing); profiling; Mitrion-C; DFG; graf przepływu danych; FPGA

EN

HPC; HPRC; loop profiling; Mitrion-C; DFG (data flow graph); FPGA

• Wydawca: Wydawnictwa AGH
• Czasopismo: Automatyka / Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie
• Rocznik: 2010
• Tom: T. 14, z. 3/2
• Strony: 925--938
• Opis fizyczny: Bibliogr. 15 poz., rys., wykr.

Twórcy

autor

Pietroń M.

• Katedra Elektroniki, Akademia Górniczo-Hutnicza w Krakowie

autor

Russek P.

• Katedra Elektroniki, Akademia Górniczo-Hutnicza w Krakowie
• ACK-CYFRONET, Kraków

autor

Wiatr K.

• Akademia Górniczo-Hutnicza w Krakowie
• ACK-CYFRONET, Kraków

Bibliografia

• [1] Bennett D., Dellinger E., Mason J., Sundarajan R, An FPGA-oriented target language for HLL compilation. Reconfigurable Systems Summer lnstitute, RSST 2006.
• [2] Kindratenko V., Brunner R., Myers A., Mitrion-C. Application Development on SGl Altix 350/ RC100. International Symposium on Field Progratnmable Custom Computing Machines, 2007, 239-250.
• [3] Kindratenko V., Myers A. , Brunner R., Using Mitrion-C to implement floating-point arithmetic on a Cray XD1 supercomputer. 2nd Annual Reconfigurable Systems Summer lnstitute, 2006.
• [4] Liu K., Cameron Ch., Sarkady A., Using Mitńon-C to implement floating-point arithmetic on a CrayXDl supercomputer. DoD HPCMP Users Group Conference, 2008, 391-395.
• [5] Deng L., Kim J.,S.,Mangalagiri P., Irick K., Sobti K., Kandemir M., Narayanan V., Chakrabarti Ch., Pitsianis N., Sun X., An Automated Framework for Accelerating Numerical Algorithms on Reconfigurable Platforms Using Algorithmic/Architectural Optimization. IEEE Transactions on Computers, vol. 58, Issue 12, 2009.
• [6] Messmer P., Bodenner R., Accelerating Scentific Applications Using FPGAs. XCelI Journal, 2006.
• [7] Mohl S., The Mitrion-Cprogramming language. Mitrionics Inc., 2006.
• [8] Moseley T., Grunwald D., Connors A., Ramanujam R., Tovinkere V., Peri R., LoopProf Dynamie Techniąues for Loop Detection and Profiling. Proc. of the 2006 Workshop on Binary Instrumentation and Applications, 2006.
• [9] Pietroń M., Wiatr K., Russek P., Metodyka sprzętowej akceleracji obliczeń w środowisku obliczeniowym komputerów dużej mocy. Automatyka (półrocznik AGH), 2007.
• [10] Pietroń M., Russek P., Wiatr K., Jamro E., Wielgosz M., Two Electron Integrals calculatio acce-lerated with Double Precision exp() Hardware Module. Reconfigurable Systems Summer Institu-te, 2007.
• [11] Russek P, Wiatr K., The prospect of computing acceleration using reconfigurable logic technology in huge computational power systems. Proc. of IFAC Workshop on Programable Devices and Embedded Systems, Brno, 2006.
• [12] Russek P., Wiatr K., Perspektywa przyśpieszania obliczeń instalacjach o wielkich mocach obliczeniowych za pomocą układów logiki rekonfigurowalnej. Automatyka (półrocznik AGH), t. 9, z. 3, Kraków, 2005.
• [13] Gasper R, Herbst C, McCough J., Rickett C, Stubbendieck G., Automatic Parallelization of Sequential C Code. Midwest Instruction and Computing Symposium, Duluth, MN, 2003.
• [14] Gong W., Wang G., Kastner R., A High Performance Application Representation for Reconfigurable Systems. Conference on Engineering of Reconfigurable Systems and Algorithms, 2004.
• [15] Memik S.O., Bozorgzadeh G., Kastner R., Sarrafzadeh M., A Scheduling Algorithm for Optimization and Planning in High-level Synthesis. ACM Transactions on Design Automation of Electronic Systems, vol. 10, No. 1, 2005.