Koncepcja implementacji trzyetapowego dekodowania VLC (w standardzie cyfrowego wideo DV) w układzie FPGA

• Autorzy: Cichoń S.

Warianty tytułu

EN

Concept design of implementation FPGA--based VLC 3-stage decoding system compliant with DV standard

• Języki publikacji: PL

Abstrakty

PL

Kodowanie VLC (Yariable Length Coding) jest odmianą kodowania entropijnego. W różnych odmianach występuje ono w wielu standardach kompresji, zarówno obrazów ruchomych, jak i nieruchomych, m.in. JPEG, MPEG-2, DV (IEC 61834-2). W niniejszej publikacji opisany zostanie szczegółowo algorytm kodowania VLC stosowany w kompresji DV. Zaproponowana zostanie koncepcja implementacji dekodera VLC w układzie reprogramowalnym, realizująca wszystkie trzy etapy, z uwzględnieniem możliwości wykorzystania w sprzętowym dekoderze DV, jako element dekodowania potokowej architektury przetwarzania.

EN

VLC coding (Variable Length Coding) is one of entropy type of coding. With different modifications it is used in many of video compression standards, both moving, and still images, e.g. JPEG, MPEG-2, DV (IEC 61834). In this paper VLC coding algorithm used in DV will be described in details. Concept design of VLC decoder implementation, exercising all three stages in reprogrammable chip, will be presented, with consideration of reusing it in hardware DV decoder, as processing element in the pipeline architecture.

Słowa kluczowe

PL

dekompresja wideo; kodowanie entropijne; układ reprogramowalny; kodowanie DV

EN

video decompression; entropy coding; reprogrammable system; DV coding

• Wydawca: Wydawnictwa AGH
• Czasopismo: Automatyka / Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie
• Rocznik: 2009
• Tom: T. 13, z. 3/1
• Strony: 797--805
• Opis fizyczny: Bibliogr. 6 poz., rys., tab.

Twórcy

autor

Cichoń S.

• Motorola Polska Electronics, Sp.z o.o.,

Bibliografia

• [1] DVCAMFormat Overview. Sony Corporation, 2000.
• [2] CENELEC, Norma europejska EN 61834-2, Format SD dla systemów 525-60 i 625-60, październik 1998.
• [3] Gorgoń M., Cichoń S., Pac M., Real-time Handel-C based implementation of DV decoder. Proceedings 2005 International Conference on Field Programmable Logic and Applications (FPL), 130-135, IEEE 05EX1155, IEEE, Piscataway, New York, USA, 2000.
• [4] Kwiecień P., Implementacja w układach FPGA modułów sprzętowych obsługujących cyfrową transmisję obrazu. Katedra Automatyki AGH, Kraków, 2001.
• [5] Min K., Chong J., A memory efficient VLC decoder architecture from MPEG-2 application. IEEE Workshop on Signal Processing Systems SiPS, Lafayette, USA, 2000, 43-9.
• [6] Qu Y., Mei S., A Cost-effective VLD Architecture for MPEG-2 andAVS. Journal of Signal Processing Systems, vol. 52, Kluwer Academic Publishers, Hingham, USA, 2008, 95-109.