Implementacja procesora konwolucji do szybkiego przetwarzania obrazów w układach programowalnych FPGA

• Autorzy: Jamro E. , Wiatr K.

Warianty tytułu

EN

Convolvers implemented in FPGA programmable structures for fast image processing

• Języki publikacji: PL

Abstrakty

PL

Operacja konwolucji wymaga bardzo wielu operacji arytmetycznych i coraz częściej, zamiast stosowania procesorów ogólnego przeznaczenia lub DSP, jest ona implementowana w układach programowalnych FPGA. W artykule omówiono metody implementacji operacji konwolucji w układach FPGA oraz opisano nową nieregularną arytmetykę rozproszoną IDAC (Irregular Distributed Arithmetic Convolver).

EN

This paper presents methods of implementation convolution operation is FPGAs. At the beginning a short review of two different platforms: general purpose processors and FPGAs, is given. Then a constant coefficients convolver with symmetric coefficients is studied. Further a novel architecture: Irregular Distributed Arithmetic Convolver (IDAC) is introduced. The IDAC is a modification of the parallel Distributed Arithmetic Convolver for which convolver architecture is different for different input-bit significance and this allows for area savings.

Słowa kluczowe

PL

układy FPGA; procesor konwolucji; konwolucja

EN

FPGA; convolvers

• Wydawca: Wydawnictwa AGH
• Czasopismo: Automatyka / Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie
• Rocznik: 2003
• Tom: T. 7, z. 3
• Strony: 743--753
• Opis fizyczny: Bibliogr. 9 poz., rys., tab.

Twórcy

autor

Jamro E.

• Katedra Elektroniki, Akademia Górniczo-Hutnicza w Krakowie

autor

Wiatr K.

• Katedra Elektroniki, Akademia Górniczo-Hutnicza w Krakowie

Bibliografia

• [1] Gonzalez R., Wintz P.: Digital Image Processing. Addision-Wesley 1987
• [2] Castleman K.R.: Digital Image Processing. Prentice Hall 1996
• [3] Intel Corporation, Intel Architecture Software Developer’s. Manual Volume 1: Basic Architecture, (Order Number 243190) 1997
• [4] Wiatr K., Jamro E.: Implementacja algorytmu konwolucji 2D w układach specjalizowanych VLSI oraz w procesorach ogólnego przeznaczenia i sygnałowych. Kwartalnik Elektronika i Telekomunikacja PAN, t. 46, z. 4, 2000, 553-587
• [5] IEEE Standard VHDL Language Reference Manual, New York, IEEE 1988
• [6] Burrus C.S.: Digital filter structure described by arithmetic. IEEE Transaction on Circuits and Systems, 1977, 674-680
• [7] Do T.T., Reuter C., Pirsch P.: Alternative approaches implementing high-performance FIR filters on lookup table-based FPGAs: A comparison. SPIE Conference on Configurable Computing and Applications, Boston, Massachusetts, 2-3 Nov. 1998, 248-254
• [8] Wiatr K., Jamro E.: Constant Coefficient Multiplication in FPGA Structures. Proc. of the IEEE Int. Conf. Euromicro, Maastricht, The Netherlands, Sep. 5-7 2000, vol. 1,252-259, IEEE Computer Society
• [9] Wiatr K., Jamro E.: Implementation of image data convolutions operations in FPGA reconfigura- ble structures for real-time vision systems. International IEEE Conference on Information Technology: Coding and Computing, Nevada 2000, 152-157