Środowisko APSI do programowo--sprzętowego przyspieszania implementacji algorytmów przetwarzania obrazów w układach FPGA

• Autorzy: Jamro E. , Wiatr K.

Warianty tytułu

EN

APSI tools for hardware-software image processing algorithms implementation in FPGA chips

• Języki publikacji: PL

Abstrakty

PL

Sprzętowa akceleracja systemów wizyjnych wiąże się z dodatkowym nakładem pracy związanym z projektowaniem oraz testowaniem układów cyfrowych. Szczególnie kłopotliwe jest projektowanie i testowanie interfejsu programowo-sprzętowego. Dlatego w ramach artykułu przedstawiono przykład takiego interfejsu, w skład którego wchodzą: program napisany w języku C++ wykonujący specjalnie opracowany język skryptowy, moduły sprzętowe umożliwiające łatwą pracę blokową w ramach układu FPGA oraz układów peryferyjnych, symulacja heterogeniczna umożliwiająca symulowanie współpracy pomiędzy częścią programową i sprzętową.

EN

This paper describes a new prototyping system denoted as Advanced Programmable System Interface (APSI), dedicated for an FPGA-based system controlled by the PC. The APSI includes: the script interpreter, heterogeneous hardware-software co-simulation, and hardware modules (FPGA chips and interface circuits). The whole system is controlled by the PC program apsi.exe which is run-time interpreter of a new dedicated script language. The script interpreter can run in two modes: the standard hardware execution mode or heterogeneous hardware-software simulation mode in which apsi.exe communicates with a VHDL simulator to generate simulation stimulus and obtain the simulation results.

Słowa kluczowe

PL

przetwarzanie sygnałów; przetwarzanie obrazów; układy FPGA

EN

signal processing; image processing; FPGA chips

• Wydawca: Wydawnictwa AGH
• Czasopismo: Automatyka / Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie
• Rocznik: 2004
• Tom: T. 8, z. 3
• Strony: 315--324
• Opis fizyczny: Bibliogr. 4 poz., rys.

Twórcy

autor

Jamro E.

• Katedra Elektroniki, Akademia Górniczo-Hutnicza w Krakowie

autor

Wiatr K.

• Katedra Elektroniki, Akademia Górniczo-Hutnicza w Krakowie

Bibliografia

• [1] IBM, Core Connect bus architecture,www-3.ibm.com/chips/products/coreeonnect/
• [2] OpenCores WISHBONE SoC Interconnection http://www.opencores.org/wishbone/
• [3] Xess Co. http://www.xess.com/manuals.html
• [4] Xilinx Co. http://www.xilinx.com