Sprzętowa realizacja protokołu IPSec w strukturach programowalnych dla sieci multigigabitowych

• Autorzy: Korona M. , Bieniasz J. , Skowron K. , Trzepiński M. , Rawski M.

Identyfikatory

DOI

10.15199/59.2016.8-9.4

Warianty tytułu

EN

Hardware implementation of IPSec protocol suite in programmable devices for multigigabit networks

• Języki publikacji: PL

Abstrakty

PL

Przedstawiono realizacje bramki protokołu IPSec w układach programowalnych FPGA. Wydajność zaproponowanego rozwiązania umożliwia stosowanie ich w sieciach o szybkościach transmisji rzędu kilku Gbit/s.

EN

The paper presents the implementation of IPSec gateway in FPGA device. Performance of the proposed solution allows to use it in networks with data rates of several Gbit/s.

Słowa kluczowe

PL

IPsec; FPGA; hardware implementation

EN

IPsec; FPGA; hardware implementation

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
• Rocznik: 2016
• Tom: nr 8-9
• Strony: 724--727
• Opis fizyczny: Bibliogr. 12 poz., rys., tab.

Twórcy

autor

Korona M.

• Instytut Telekomunikacji, Wydział Elektroniki i Technik Informacyjnych, Politechnika Warszawska

autor

Bieniasz J.

• Instytut Telekomunikacji, Wydział Elektroniki i Technik Informacyjnych, Politechnika Warszawska

autor

Skowron K.

• Instytut Telekomunikacji, Wydział Elektroniki i Technik Informacyjnych, Politechnika Warszawska

autor

Trzepiński M.

• Instytut Telekomunikacji, Wydział Elektroniki i Technik Informacyjnych, Politechnika Warszawska

autor

Rawski M.

• Instytut Telekomunikacji, Wydział Elektroniki i Technik Informacyjnych, Politechnika Warszawska

Bibliografia

• [1] IPSec performance, strona internatowa projektu OpenWRT (dostęp 17.05.16), https;///wiki.openwrt.org/doc/howto/vpn.ipsec.performance
• [2] Strona internetowa projektu strongSwan (dostęp 17.05.16), https:// www.strongswan.org/
• [3] Nassert Steffen, 2010, „Parallelizing IPSec" https://www.strongswan.org/dces/SteffenJQassert_ParallelizingJPsec.pdf
• [4] Intel Corporation, 2012, „Fast Multi-buffer IPSec Implementations on Intel Architecture Processors".
• [5] Cisco Systems, Inc., 2008, „Cisco IPSec and SSL VPN Solutions Portfolio".
• [6] Juniper Networks, 2015, „Security Products Comparison Chart".
• [7] Helion Technology Limited, „IPSec ESP IP Gore for FPGA - Product Brief", (dostęp 19.05.16), http://www.heliontech.com/ipsec.htm
• [8] Sangjin Han, Keon Jang, KyoungSoo Park, Sue Moon, 2010, „PacketShader: a GPU-accelerated Software Router", http://shader.kaist. edu/packetshader/
• [9] Korona Mateusz, 2015, „Realizacja protokołu IPSec w strukturach programowalnych", praca dyplomowa inżynierska.
• [10] RFC 2104,1997, „HMAC: Keyed-Hashing for Message Authentication".
• [11] RFC 3174, 2001, „US Secure Hash Algorithm 1 (SHA1)".
• [12] Eun-Hee Lee, Seok-Man Kim, Chungbuk National University, „Design of High Speed SHA-1 Architecture Using Unfolded Pipeline for Bio-medical Applications" (dostęp 26.05.15), http://www.iiis.org/CDs2009/ CD2009SCI/SCI2009/PapersPdf/S231 IM.pdf

Uwagi

PL

Opracowanie ze środków MNiSW w ramach umowy 812/P-DUN/2016 na działalność upowszechniającą naukę