Synteza wysokiego poziomu dla układów FPGA z wykorzystaniem metody partycjonowania grafów

• Autorzy: Cieszewski R. , Późniak K. , Romaniuk R.

Identyfikatory

DOI

10.15199/59.2018.4.1

Warianty tytułu

EN

High-level synthesis using graph partition method for FPGA

• Języki publikacji: PL

Abstrakty

PL

Układy FPGA mogą osiągnąć znacznie większą wydajność obliczeniową niż rozwiązanie programowe, wykorzystując większy poziom równoległości, w szczególności dla algorytmów drobnoziarnistych (fine grain). Osiągane jest to przez rekonfigurowalną wewnętrzną sieć połączeń układu FPGA oraz dużą liczbę specjalizowanych bloków sprzętowych. Tworzenie równoległych programów realizowanych w FPGA wprost w języku HDL jest trudne i czasochłonne. Rozwój technologii FPGA w ostatnich dziesięcioleciach i obserwowany stały wzrost wymagań dla ich zastosowań stały się przyczynkiem do rozwoju narzędzi opisu funkcjonalnego z wykorzystaniem wyższych poziomów abstrakcji. Korzystanie z wyższego poziomu abstrakcji opisu oraz kompilatora wysokiego poziomu mogą ten czas znacznie zmniejszyć. Typowe kompilatory tego rodzaju interpretują algorytmiczny opis funkcjonalny w języku wysokiego poziomu (HLL) i tłumaczą go na język opisu sprzętu (HDL). W artykule przedstawiono alternatywne, autorskie rozwiązanie kompilatora syntezy wysokiego poziomu (HLS) zrealizowane w języku Python. Kompilator, na podstawie funkcjonalnego opisu wysokiego poziomu w języku Pyton, generuje konfigurację, umożliwiającą utworzenie w trakcie procesu syntezy zadanej struktury w układzie FPGA. W artykule opisano metody projektowania, narzędzia oraz implementację opracowanego kompilatora Python-VHDL wraz z przykładami jego użycia.

EN

FPGAs can achieve significantly greater computational efficiency than a software solution using a higher level of parallelism, especially for fine grain algorithms. This is achieved through a reconfigurable internal network of FPGA connections and a large number of specialized hardware blocks. The creation process of parallel programs implemented in FPGA in pure HDL language is difficult and time-consuming. The development of FPGA technology in recent decades and the observed constant increase in requirements for their applications have become a contribution to the development of functional description tools using higher levels of abstraction. Using a higher level of description abstraction and high level compiler this time can be significantly reduced. Typical compilers of this kind interpret the algorithmic functional description in a high-level language (HLL) and translate it into the language of hardware description (HDL). The article presents an alternative, proprietary solution of a high-level synthesis compiler (HLS) implemented in Python. The compiler, based on Python's high-level functional description, generates a configuration that allows the creation of a given structure in the FPGA system during the synthesis process. The article describes the design methods, tools and implementation of the developed Python-VHDL compiler with examples of its use.

Słowa kluczowe

PL

synteza wysokiego poziomu; partycjonowanie grafów; synteza behawioralna; synteza architektoniczna; modelowanie sprzętu; FPGA; Python; HLS

EN

High-level Synthesis; graph partitioning; behavioral synthesis; architectural synthesis; hardware modeling; FPGA; Python; HLS

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
• Rocznik: 2018
• Tom: nr 4
• Strony: 80--85
• Opis fizyczny: Bibliogr. 23 poz., rys., tab.

Twórcy

autor

Cieszewski R.

• Instytut Systemów Elektronicznych, Politechnika Warszawska

autor

Późniak K.

• Instytut Systemów Elektronicznych, Politechnika Warszawska

autor

Romaniuk R.

• Instytut Systemów Elektronicznych, Politechnika Warszawska

Bibliografia

• [1] Coussy P. and A. Morawiec, High-level synthesis: from algorithm to digital circui, Springer (2008).
• [2] Cieszewski R., K. Poźniak, "Synteza wysokiego poziomu z wykorzystaniem języka Python", Elektronika – konstrukcje, technologie, zastosowania, vol. 58, nr 8, 2017, ss. 31-35, DOI:10.15199/13.2017.8.7.
• [3] Cieszewski R., M. Linczuk, K. Pozniak, and R. Romaniuk," Review of Parallel Computing Methods and Tools for FPGA Technology" in Photonics Applications in Astronomy, Communications, Industry, and High-Energy Physics Experiments 2013, vol. 8903, 2013, ISBN 9780819485823, 71 s., International Society for Optics and Photonics (2013).
• [4] Zabolotny W. M., T. Czarski, M. Chernyshova, H. Czyrkowski, R. Dabrowski, W. Dominik, K. Jakubowska, L. Karpinski, G. Kasprowicz, K. Kierzkowski, et al. ”Optimization of fpga processing of gem detector signal”, in Photonics Applications in Astronomy, Communications, Industry, and High-Energy Physics Experiments 2011, 80080F–80080F, International Society for Optics and Photonics (2011).
• [5] Zabolotny W. M., K. T. Pozniak, R. S. Romaniuk, T. Czarski, I. M. Kudla, K. Kierzkowski, T. Jezynski, A. Burghardt, and S. Simrock., “Design and simulation of fpga implementation of a rf control system for the tesla test facility”, in Photonics Applications in Astronomy, Communications, Industry, and High-Energy Physics Experiments, 223–230, International Society for Optics and Photonics (2003).
• [6] Kolasinski P. and W. Zabolotny, “Dsp algorithms in fpga: proposition of a new architecture”, in Photonics Applications in Astronomy, Communications, Industry, and High-Energy Physics Experiments 2007, 69370N–69370N, International Society for Optics and Photonics (2007).
• [7] Bujnowski K., P. Pucyk, K. Pozniak, and R. Romaniuk, “Decomposition of matlab script for FPGA implementation of real time simulation algorithms for LLRF system in european XFEL”, in Photonics Applications in Astronomy, Communications, Industry, and High-Energy Physics Experiments 2007, 69370P–69370P, International Society for Optics and Photonics (2007).
• [8] Bujnowski K., A. Siemionczyk, P. Pucyk, J. Szewinski, K. Pozniak, and R. Romaniuk, “Matlab script to c code converter for embedded processors of flash llrf control system”, in Photonics Applications in Astronomy, Communications, Industry, and High-Energy Physics Experiments 2007, 69370O–69370O, International Society for Optics and Photonics (2007).
• [9] Pozniak K., A. Byszuk, M. Chernyshova, R. Cieszewski, T. Czarski, W. Dominik, K. Jakubowska G Kasprowicz J. Rzadkiewicz, M. Scholz W. Zabołotny, ”FPGA Based Charge Fast Histogramming for GEM Detector” in Photonics Applications in Astronomy, Communications, Industry, and High-Energy Physics Experiments 2013, vol. 8903, 2013, ISBN 9780819485823, 71 s., International Society for Optics and Photonics (2013).
• [10] Coussy P., D. D. Gajski, M. Meredith, “Introduction to high-level synthesis”, IEEE Design & Test of Computers (Volume: 26, Issue: 4, July-Aug. 2009).
• [11] Gajski D.D., N. D. Dutt, and A. CH, High-level synthesis, vol. 34, Kluwer Boston (1992).
• [12] Cong J., B. Liu, S. Neuendorffer, J. Noguera, K. Vissers, Z. and Z. Zhang, “High-level synthesis for fpgas: From prototyping to deployment”, Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on 30(4), 473–491 (2011).
• [13] Babb J., M. Rinard, C. A. Moritz, W. Lee, M. Frank, R. Barua, and S. Amarasinghe, S., “Parallelizing applications into silicon”, in Field- Programmable Custom Computing Machines, 1999. FCCM’99. Proceedings. Seventh Annual IEEE Symposium on], 70–80, IEEE (1999).
• [14] Liang Y., K. Rupnow, Y. Li, D. Min, M. N. Do, and. D. Chen, “Highlevel synthesis: Productivity, performance, and software constraints”, Journal of Electrical and Computer Engineering 2012, 1 (2012).
• [15] Philippe C., L.-L. Ghizlane, and H. Dominique, H., “Multiple wordlength high-level synthesis”, EURASIP Journal on Embedded Systems 2008 (2008).
• [16] Gokhale M. and D. Gomersall, “High level compilation for fine grained fpgas”, in FPGAs for Custom Computing Machines, 1997. Proceedings., The 5th Annual IEEE Symposium on , 165–173, IEEE (1997).
• [17] Asanovic K., R. Bodik, J. Demmel, T. Keaveny, K. Keutzer, J. Kubiatowicz, N. Morgan, D. Patterson, K. Sen, J. Wawrzynek, et al., “A view of the parallel computing landscape”, Communications of the ACM 52(10), 56–67 (2009).
• [18] Meredith M., “A look inside behavioral synthesis”, EEtimes.com, 04–08 (2004).
• [19] Bowyer B., “The ’why’ and ’what’ of algorithmic synthesis”, EEtimes. com (2005).
• [20] Berdychowski P. P. and W. M. Zabolotny, “C to vhdl compiler”, in Photonics Applications in Astronomy, Communications, Industry, and High-Energy Physics Experiments 2010, 77451F–77451F, International Society for Optics and Photonics (2010).
• [21] Zabolotny W. M., “Dual port memory based heapsort implementation for fpga”, in Photonics Applications in Astronomy, Communications, Industry, and High-Energy Physics Experiments 2011 , 80080E–80080E, International Society for Optics and Photonics (2011).
• [22] Zabolotny W. M., “Dual port memory based parallel programmable architecture for dsp in fpga”, in Photonics Applications in Astronomy, Communications, Industry, and High-Energy Physics Experiments 2010], 77451E–77451E, International Society for Optics and Photonics (2010).
• [23] Zabolotny W. M., “Clock-efficient and maintainable implementation of complex state machines in vhdl”, in Photonics Applications in Astronomy, Communications, Industry, and High-Energy Physics Experiments 2006, 63470G–63470G, International Society for Optics and Photonics (2006).

Uwagi

PL

Opracowanie rekordu w ramach umowy 509/P-DUN/2018 ze środków MNiSW przeznaczonych na działalność upowszechniającą naukę (2018).