Design of 8T SRAM using 14nm FINFET Technology

• Autorzy: Vemula Panduranga , Dhar Rudra Sankar

Identyfikatory

DOI

10.15199/48.2022.10.07

Warianty tytułu

PL

Konstrukcja 8T SRAM przy użyciu technologii 14nm FINFET

• Języki publikacji: EN

Abstrakty

EN

FinFETs are superior to CMOS because of their low power consumption and ability to function at low voltage. The power consumption of today's digital systems has grown due to an exponential increase in transistor count. Furthermore, due to short channel effects, the performance of typical CMOS devices degrades at lower technology nodes. In sub-14 nm technology, FinFETs have greater control over a gate and outperform CMOS designs. FinFET devices feature a greater Ion current and better extensibility than typical CMOS devices. The quasi planar FinFET structure's simple production technique drew a lot of attention. Static leakage current is decreased by up to 90%, and it is more compact. Because of its area of performance, reduced leakage power, intra-die variability, and lower retention voltages, it is employed more than other FETs in SRAM cell design. In this work, an 8-bit SRAM is built and made in FinFET 14nm, the time delay for read and write operations are computed, as well as the leakage power for the design, and the performance is compared to existing technology.

PL

FinFET są lepsze od CMOS ze względu na niski pobór mocy i zdolność do pracy przy niskim napięciu. Zużycie energii przez dzisiejsze systemy cyfrowe wzrosło z powodu wykładniczego wzrostu liczby tranzystorów. Ponadto, ze względu na efekty krótkich kanałów, wydajność typowych urządzeń CMOS spada w węzłach o niższej technologii. W technologii poniżej 14 nm FinFET mają większą kontrolę nad bramką i przewyższają konstrukcje CMOS. Urządzenia FinFET charakteryzują się większym prądem jonów i lepszą rozciągliwością niż typowe urządzenia CMOS. Prosta technika produkcji quasi-planarnej struktury FinFET przyciągnęła wiele uwagi. Statyczny prąd upływu jest zmniejszony nawet o 90% i jest bardziej kompaktowy. Ze względu na swój obszar działania, zmniejszoną moc upływu, zmienność wewnątrz matrycy i niższe napięcia retencji, jest on stosowany częściej niż inne tranzystory FET w projektowaniu ogniw SRAM. W tej pracy zbudowano i wykonano 8-bitową pamięć SRAM w technologii FinFET 14nm, oblicza się opóźnienie czasowe dla operacji odczytu i zapisu, a także moc upływu dla projektu, a wydajność porównuje się z istniejącą technologią.

Słowa kluczowe

EN

FinFET SRAM; static leakage current; CMOS; substhreshold leakage

PL

pamięć SRAM; technologia CMOD

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2022
• Tom: R. 98, nr 10
• Strony: 40--43
• Opis fizyczny: Bibliogr. 21 poz., rys., tab.

Twórcy

autor

Vemula Panduranga

• Department of electronics and Communication Engineering, National Institute of Technology Mizoram, Aizawl, Mizoram, India 796012
• Department of Electronics and Communication Engineering, CMR College of Engineering & Technology, Hyderabad, India

• https://orcid.org/0000-0003-0672-6761

autor

Dhar Rudra Sankar

• Department of electronics and Communication Engineering, National Institute of Technology Mizoram, Aizawl, Mizoram, India 796012

• https://orcid.org/0000-0002-6571-3808

Bibliografia

• [1] ParidhiAthe, S. Dasgupta “A Comparative Study of 6T, 8T and9T Decanano SRAM cell”, 2009 IEEE Symposium on Industrial Electronics and Applications (ISIEA 2009), October 4-6, 2009, Kuala Lumpur, Malaysia.
• [2] NahidRahman, B. P. Singh “Design and Verification of Low Power SRAM using 8T SRAM Cell Approach”, International Journal of Computer Applications (0975 – 8887) Volume 67– No.18, April 2013.
• [3] E. Grossar, “Read Stability and Write-Ability Analysis of SRAM Cells for Nanometer Technologies”, IEEE Journal of Solid-State Circuits, vol.41, no.11, pp. 2577-2588, Nov.2006.
• [4] Budhaditya Majumdar, Sumana Basu, “Low Power Single Bit line 6T SRAM Cell With High Read Stability”, IEEE 2011 International Conference on Recent Trends in Information Systems.
• [5] K. Takeda et al., “A Read-Static-Noise-Margin- Free SRAM Cell for Low-VDD and High-Speed Applications,” IEEE Journal of Solid-State Circuits, vol.41, no.1 pp.113-121, Jan. 2006.
• [6] Szcześniak, A., Szcześniak J., Application of read-only memory to conversion of signals of optoelectronic position transducer,Przegląd Elektrotechniczny, 7 (2014), 84-87.
• [7] Premalatha, “A Comparative Analysis of 6T, 7T, 8T and 9T SRAM Cells in 90nm Technology” 2015 IEEE International Conference on Electrical, Computer and Communication Technologies (ICECCT).
• [8] Dlugosz R.T., Talaska T., Wojtyna R., An influence of currentleakage in analog memory on training Kohonen neural network implemented on silicon, Przeglad Elektrontechniczny (ElectricalReview) 86 (2010), no. 11a, 146-150.
• [9] Mahmood Uddin Mohammed, Athiya Nizam, and Masud Chowdhury, “Performance and reliability of asymmetrical underlapped FinFET based 6T and 8T SRAMs in sub-10nm domain”, 2018 IEEE Nanotechnology Symposium (ANTS).
• [10] Hiroki Noguchi, Shunsuke Okumura, Yusuke Iguchi, Hidehiro Fujiwara, Yasuhiro Morita, Koji Nii, Hiroshi Kawaguchi, and Masahiko Yoshimoto, “Which Is the BestDual-Port SRAM in 45-nm Process Technology?– 8T, 10T Single End, and 10T Differential
• [11] Mahmood Uddin Mohammed, Athiya Nizam, Liaquat Ali and Masud Chowdhury “A low leakage SRAM bitcell design based on MOS-type graphene nano-ribbon FET”, International Symposium on Circuits and Systems (ISCAS), 26-29 May 2019.
• [12] Waśkiewicz J., Gołębiowski J., Resistive memory physical mechanism in a thin-film Ag/YBa2Cu3O7-x/Ag structure, Przegląd Elektrotechniczny, 91 (2015), no. 11, 313-317.
• [13] Reena Sonkusare, Omkar Joshi, S.S. Rathod, SOI FinFET based instrumentation amplifier for biomedical applications, Microelectron. J. 91 (2019) 1–10.
• [14] Yasuhiro Takahashi, Nazrul Anuar Nayan, Toshikazu Sekine, Michio Yokoyama, ‘Low-power adiabatic 9T static random access memory’ The Journal of Engineering; published by the IET, 2014.
• [15] V. S. Kanchana Bhaaskaran: Energy Recovery Performance of Quasi-Adiabatic Circuits using Lower Technology Nodes, IICPE, 2010.
• [16] Mohammad Ansari, Hassan Afzali-Kusha, Behzad Ebrahimi, Zainalabedin Navabi, Ali Afzali-Kush, Massoud Pedram: A near-threshold 7T SRAM cell with high write and read margins and low write time for sub-20 nm FinFET technologies, INTEGRATION, the VLSI journal, 2015.
• [17] Animesh Datta, Ashish Goel, Riza Tamer Cakici, Hamid Mahmoodi, Dheepa Lekshmanan, andKaushik Roy, “Modeling and Circuit Synthesis for independently Controlled Double Gate FinFETDevices,” IEEE Trans. On the computer-aided design of integrated circuits and systems, VOL, 26, NO. 11, November 2007.
• [18] Behzad Ebrahimi, Saeed Zeinolabedinzadeh, AliAfzali-Kusha:Low Standby Power and Robust FinFET Based SRAM Design, IEEE ComputerSociety Annual Symposium on VLSI,2008.
• [19] Evert seevinck, senior member, IEEE, Frans j. List, and Jan lohstroh, member, IEEE: Static-Noise MarginAnalysis of MOS SRAM Cells, IEEE Journal of solid-state circuits, vol. SC-22, No. 5,1987.
• [20] Chang, Meng-Fan, Jui-Jen Wu, Kuang-Ting Chen, Yung-Chi Chen, Yen-Hui Chen, Robin Lee, Hung-Jen Liao, and Hiroyuki Yamauchi. "A differential data-aware power-supplied (D $^{2} $ AP) 8T SRAM cell with expanded write/read stabilities for lowerVDDmin applications." IEEE Journal of Solid-State Circuits 45, no. 6 (2010): 1234-1245.
• [21] Mr. Viplav A. Soliv, Dr. Ajay A. Gurjar, " An analytical approach to design VLSI implementation of low power, high-speed SRAM cell ", 2012.

Uwagi

Opracowanie rekordu ze środków MEiN, umowa nr SONP/SP/546092/2022 w ramach programu "Społeczna odpowiedzialność nauki" - moduł: Popularyzacja nauki i promocja sportu (2022-2023).