TPG and SA with low power consumption

• Autorzy: Puczko M.

Warianty tytułu

PL

Projektowanie generatorów testów (TPG) oraz analizatorów sygnatur (SA) o obniżonym poborze mocy

• Języki publikacji: EN

Abstrakty

EN

In this paper new solutions for reducing a switching activity of BIST environment for the scan-organized BIST architectures are presented. Several approaches of low power BIST have been proposed. In [1], the author presents a test scheduling approach that takes into consideration the power consumption. For general BIST structure a new test pattern generator is proposed in [2]. There is a set of solutions to eliminate useless pseudo random patterns during the test mode [3-5]. The paper is organized as follows. In Section 2 the power consumption issue and weighted switching activity modeling are investigated. Section 3 presents switching activity of basic logic structures. In Section 4 a new technique is proposed. Section 5 shows the multi-input modulo 2 adder with low power consumption. In Section 6 modified structures of TPG and SA are presented. Section 7 shows two-pattern testing and Section 8 cryptographic key generation with low power consumption. Sections 9-11 include hardware verification of the presented solutions. Section 12 is the summary.

PL

Pobór mocy w systemach cyfrowych może znacząco wzrosnąć podczas procesu testowania. Niniejsza publikacja opisuje metodę, dzięki której może zostać zmniejszone zużycie energii w układach cyfrowych podczas testowania BIST (ang. Built-In Self-Testing). Niniejsze rozwiązanie zostało opracowane w oparciu o standardową strukturę rejestru przesuwającego z liniowym sprzężeniem zwrotnym LFSR(ang. Linear Feedback Shift Register). Weryfikacja sprzętowa pokazuje, iż pobór mocy został zmniejszony o około 50% w porównaniu ze strukturą klasyczną. Zaproponowane rozwiązanie zweryfikowano sprzętowo w generatorze testów TPG (ang. Test Pattern Generator), analizatorze sygnatur SA (ang. Signature Analyzer), generatorze par wektorów testowych oraz zmodyfikowanym generatorze Geffe’go. Zawartość artykułu jest następująca. W części 2. opisano podstawowe definicje związane z poborem mocy w BIST. W części 3. przedstawiono sposób obliczania aktywności przełączeń podstawowych struktur logicznych. W części 4. pokazano wpływ sposobu projektowania układu na jego aktywność przełączeń. Część 5. zawiera metodę projektowania wielowejściowego sumatora modulo 2 o minimalnej aktywności przełączeń. Zmniejszenie poboru mocy w generatorach testów i analizatorach sygnatur wykorzystywanych w BIST zostało zaprezentowane w części 6., natomiast obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych w części 7. Część 8. to obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych. Rozdziały 9–11 zawierają weryfikację sprzętową zaprezentowanych metod i algorytmów. Podsumowanie zawiera część 12.

Słowa kluczowe

EN

TPG; SA; M-sequence; Geffe generator; BIST; low power; test-per-clock; two-pattern testing

PL

TPG; SA; M–sekwencja; generator Geffego; BIST; niski pobór mocy

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2013
• Tom: R. 59, nr 10
• Strony: 1040--1045
• Opis fizyczny: Bibliogr. 21 poz., rys., tab., wykr., wzory

Twórcy

autor

Puczko M.

• Politechnika Białostocka, Wydział Informatyki, ul. Wiejska 45a, 15-351 Białystok

Bibliografia

• [1] Zorian Y.: A Distributed BIST Control Scheme for Complex VLSI Dissipation, Proc. Proc.11th IEEE VLSI Test Symposium, 1993, pp. 4-9.
• [2] Wang S., Gupta S.: DS-LFSR: A new BIST TPG for low Heat Dissipation, Proc. of IEEE International Test Conference (ITC’97), November 1997, pp. 848-857.
• [3] Corno F., Rebaudengo M., Sonza Reorda M., Violante M.: A new BIST Arhitecture for Low Power Circuits, IEEE European Test Workshop (ETW’99), 1999, pp. 160-164.
• [4] Girard P., Guiller L., Landrault C., Pravossoudovitch S.: A Test Vector Inhibiting Technique for Low Energy BIST Design, Proc. 17th IEEE VLSI Test Symposium, 1999, pp. 407-412.
• [5] Gerstendorfer S., Wunderlish H. J.: Minimized Power Consumption for Scan-Based BIST, Proc. of IEEE Int. Test Conf., 1999, pp. 77-83.
• [6] Cirit M. A.: Estimating Dynamic Power Consumption of CMOS Circuits, ACM/IEEE International Conference on CAD, November 1987, pp. 534-537.
• [7] Gary P. Yeap: Practical Low Power Digital VLSI Design, Kluwer Academic Publisher, 1998.
• [8] Zhou H.: Optimal Low Power XOR Gate Decomposition, Design Automation Conference: 37th International Conference, Danvers, USA, 5–9 June 2000, ACM, pp. 104–107.
• [9] Brzozowski I., Bratek P., Dziurdzia P., Kos A.: New concept of low power digital circuits design, 7th International Conference Mixdes Design of Integrated Circuits and Systems, MIXDES’2000, 2000, pp. 181-184.
• [10] Puczko M., Yarmolik V. N.: Projektowanie samotestujących się układów o niskim poborze mocy, IV Ogólnopolskie Warsztaty Doktoranckie: OWD'2002, Istebna, 2002, pp. 93-98.
• [11] Yarmolik V. N ., Puczko M.: Power consumption evaluation for built-in self-test circuitry, Advanced computer systems: ACS'2002: 9th International Conference, Międzyzdroje, 2002, pp. 209-215.
• [12] Puczko M., Murashko I.: Techniki zmniejszania poboru mocy wykorzystywane podczas wbudowanego samotestowania, Pomiary, Automatyka, Kontrola, 2006, R. 51, No. 6, pp. 56-58.
• [13] Puczko M., Murashko I., Yarmolik V. N.: Zmniejszanie poboru mocy w samotestujących układach cyfrowych, Pomiary, Automatyka, Kontrola, 2007, R. 53, No. 7, pp. 3-5.
• [14] Puczko M., Yarmolik V. N.: Projektowanie generatorów testów o niskim poborze mocy, VII Krajowa konferencja Naukowa: Reprogramowalne układy cyfrowe, Szczecin, 2004, pp. 283-290.
• [15] Chowdhury S., Barkatullah J. S.: Estimation of maximum currents in MOS IC logic circuits, IEEE Transactions on Computer-Aided Design, 1990, Vol. 9, No. 6, pp. 642-654.
• [16] Puczko M., Yarmolik V. N.: Low power design for two-pattern test sequence generator based on LFSR, Computer Information Systems and Applications Vol.1, 2004, pp. 246-253.
• [17] Puczko M., Yarmolik V. N.: Two-pattern test generation with low power consumption based on LFSR, Information processing and security systems, Springer-Verlag, 2005, pp. 159-166.
• [18] Puczko M.: Symulacja poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych, XI Warsztaty Naukowe PTSK: Symulacja w badaniach i rozwoju, 2005, pp. 251-258.
• [19] Puczko M., Yarmolik V. N.: Designing cryptographic key generators with low power consumption, 3rd IEEE International Workshop on Electronic Design, Test and Applications : DELTA'2006, pp. 418-421.
• [20] Puczko M., Yarmolik V. N.: Stream cipher keys generation with low power consumption based on LFSR, In: Biometrics, computer security systems and artificial intelligence applications, Springer Verlag, 2006, pp. 165-173.
• [21] Puczko M., Yarmolik V. N.: Stream cipher keys generation with low power consumption based on LFSR, In: Image analysis, computer graphics, security systems and artificial intelligence applications, WSFiZ, Białystok, 2005, pp. 269-275.