Automatyczna weryfikacja formalna układu elektronicznego w oparciu o schemat ideowy

• Autorzy: Szelest M. , Izydorczyk J. , Niemiec H. , Jabłeka M.

Warianty tytułu

EN

Automatic formal verification tool for schematic-level design of electrical project

• Języki publikacji: PL

Abstrakty

PL

Schemat ideowy układu elektronicznego jest zbiorem wzajemnie ze sobą połączonych elementów elektronicznych tworzących pewną sieć. Sieć ta jest strukturą, która może być w automatyczny sposób odczytywana analizowana. Automatyczna weryfikacja formalna schematu ideowego ma na celu wykrycie nietrywialnych błędów popełnionych przez projektanta w trakcie opracowywania schematu ideowego. W ramach analizy sprawdzana jest poprawność struktury i zgodność wartości wybranych parametrów tworzonego schematu w odniesieniu do - zdefiniowanych wcześniej - typowych bloków funkcyjnych. W artykule przestawiono przykładową realizację automatycznej weryfikacji formalnej przeprowadzaną w celu dokonania analizy klucza tranzystorowego począwszy od definicji okładu klucza tranzystorowego, przez sposób dostępu do schematu, po automatyczną identyfikację bloków funkcyjnych.

EN

Schematic diagram can be interpreted as set of components connected with themselves together to build a network. The network is a structure, which topology that can be red and analyzed. Automatic formal verification aims to detect some non-trivial mistakes, made by electrical engineer, connected with structure of a schematic, building blocks and typical functional sub-circuits. The article presents approach to realize automatic formal detection tool starting from definition of schematic structure, though connectivity with schematic-capture tool, to sub-circuit identification algorithm.

Słowa kluczowe

PL

reguły projektowe; weryfikacja formalna

EN

design rule checking; electrical rule checking; formal verification

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2013
• Tom: Vol. 54, nr 8
• Strony: 111--114
• Opis fizyczny: Bibliogr. 20 poz., wykr.

Twórcy

autor

Szelest M.

• Delphi Poland SA, Technical Center Kraków, Kraków, Poland

autor

Izydorczyk J.

• Faculty of Automatic Control, Electronics and Computer Science Silesian University of Technology, Gliwice, Poland

autor

Niemiec H.

• Delphi Poland SA, Technical Center Kraków, Kraków, Poland

autor

Jabłeka M.

• Delphi Poland SA, Technical Center Kraków, Kraków, Poland

Bibliografia

• [1] Mitretek Systems, Inc., "Developing Functional Requirements for ITS Projects", tech. rep., Intelligent Transportation Systems Joint Program Office US Department of Transportation, April 2002.
• [2] Cadence, Assura Physical Verification User Guide, January 2011.
• [3] MentorGraphics, Calibre Fundamentals: Performing DRC/LVS, 2011.
• [4] MentorGraphics, DxDesigner User's GuideFor Expedition Flow, 2011.
• [5] Cadsoft, EAGLE Easily Applicable Graphical Layout Editor, 2004.
• [6] NXP, AN11158 Understanding power MOSFET data sheet parameters, April 2012. Application Note.
• [7] Lin J., C. Duwury, B. Haroun, I. Oguzman, and A. Somayaji, "A failsafe ESD protection circuit with 230 fF linear capacitance for highspeed/high-precision 0.18/spl mu/m CMOS I/O application", in Electron Devices Meeting, 2002. IEDM '02. International, pp. 349-352, dec. 2002.
• [8] J. Fan, J. Knighten, A. Orlandi, N. Smith, and J. Drewniak, "Quantifying decoupling capacitor location" in Electromagnetic Compatibility, 2000. IEEE International Symposium on, vol. 2, pp. 761-766 vol. 2, 2000.
• [9] TI, "TL7726 Hex Clamping Circuit" tech. rep., Texas Instruments, 1994.
• [10] Shirai Y., Y. Miyato, M. Taguchi, M. Shiotsu, H. Hatta, S. Muroya, M. Chiba, and T. Nitta, "Over-voltage suppression in a fault current limiter by a zno varistor" Applied Superconductivity, IEEE Transactions on, vol. 13, pp. 2064-2067, june 2003.
• [11] IOR, "The Do's and Don'ts of Using MOS-Gated Transistors, AN-936" tech. rep., International Rectifier.
• [12] Application Bulletin AB-9, "Suppressing MOSFET Gate Ringing in Converters: Selection of a Gate Resistor" tech. rep., Fairchild Semiconductor, July 1998.
• [13] Baumgrass A. and M. Strembeck, "An Approach to Bridge the Gap between Role Mining and Role Engineering via Migration Guides" in Availability, Reliability and Security (ARES), 2012 Seventh International Conference on, pp. 113-122, aug. 2012.
• [14] Bezivin J., F. Jouault, and D. Touzet, "Principles, standards and tools for model engineering" in Engineering of Complex Computer Systems, 2005. ICECCS 2005. Proceedings. 10th IEEE International Conference on, pp. 28- 29, june 2005.
• [15] EI Boussaidi G. and H. Mili, "A model-driven framework for representing and applying design patterns" in Computer Software and Applications Conference, 2007. COMPSAC 2007. 31 st Annual International, vol. 1, pp. 97-100, july 2007.
• [16] Bergmann G., A. Hegedus, A. Honrvath, I. Rath, Z. Ujhelyi, and D. Varro, "Implementing efficient model validation in EMF tools" in Automated Software Engineering (ASE), 2011 26th IEEE/ACM International Conference on, pp. 580-583, nov. 2011.
• [17] Kahn H. and R. Goldman, "The Electronic Design Interchange Format EDIF: present and future" in Design Automation Conference, 1992. Proceedings., 29th ACM/IEEE, pp. 666-671, jun 1992.
• [18] "IEEE Colloquium on 'the Electronic Interchange Format - EDIF' (Digest Nº 120)" in Electronic Interchange Format - EDIF, IEE Colloquium on, nov 1988.
• [19] London A., "FMEA- Reliability tool and management aid on Scuba" in Engineering in the Ocean Environment - Digest of Technical Papers, 1970 IEEE International Conference on, pp. 198-199, Sept.
• [20] Legg J. M., "Computerized Approach for Matrix-Form FMEA" Reliability, IEEE Transactions on, vol. R-27, Nº. 4, pp. 254-257, Oct.