FPGA-Based high speed two ways parallel histogram computation for grey image

• Autorzy: Mahmood Riyadh Zaghlool , Abdullah Hiba-Allah Tariq

Identyfikatory

DOI

10.15199/48.2023.01.23

Warianty tytułu

PL

Oparte na FPGA szybkie, dwukierunkowe, równoległe obliczanie histogramu dla szarego obrazu

• Języki publikacji: EN

Abstrakty

EN

In this paper approaches to the parallel architecture for local parallel histogram computation is studied. In this method, has been used many number of block RAM in FPGA based, each of them to perform a specific function must use a dual-ported of BRAM memory. These hardware techniques need one array of image and another one array for histogram. To reduce number of cycles in the FPGA implementation of our proposed technique read two operation memories at the same time.

PL

W tym artykule badane są podejścia do architektury równoległej do obliczania lokalnego histogramu równoległego. W metodzie tej wykorzystano wiele bloków pamięci RAM w układzie FPGA, każdy z nich do wykonywania określonej funkcji musi wykorzystywać dwuportową pamięć BRAM. Te techniki sprzętowe wymagają jednej tablicy obrazu i drugiej tablicy dla histogramu. Aby zredukować liczbę cykli w implementacji FPGA proponowanej przez nas techniki odczytujemy jednocześnie dwie pamięci operacyjne.

Słowa kluczowe

EN

FPGA; histogram; parallel; RAM

PL

FPGA; histogram; obraz

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2023
• Tom: R. 99, nr 1
• Strony: 120--123
• Opis fizyczny: Bibliogr. 12 poz., rys., tab.

Twórcy

autor

Mahmood Riyadh Zaghlool

• University of Mosul, College of computer science and mathmatics, Software Department. Mosul, Iraq

• https://orcid.org/0000-0001-7899-6475

autor

Abdullah Hiba-Allah Tariq

• Northrern Technical University, Engineering Technical College of Mosul

• https://orcid.org/0000-0001-6276-0011

Bibliografia

• 1. Asadollah Shahbahrami, Jae Young Hur , Ben Juurlink , and Stephan Wong, “FPGA Implementation of Parallel Histogram Computation”, 2nd HiPEAC Workshop on Reconfigurable Computing.
• 2. Murad Qasaimeh, Joseph Zambreno and Phillip H. Jones, “A Runtime Configurable Hardware Architecture for Computing Histogram-based Feature Descriptors”, 2018 International Conference on FieldProgrammable Logic and Applications.
• 3. Mohammad HOSSEINABADY 1 , Jose Luis NUNEZ-YANE, “Pipelined Streaming Computation of Histogram in FPGA OpenCL”, In Parallel Computing is Everywhere (pp. 632-641). (Advances in Parallel Computing; Vol. 32). IOS Press. https://doi.org/10.3233/978-1-61499-843-3-632.
• 4. Luca Maggiani, Claudio Salvadori, Matteo Petracca, Paolo Pagano, Roberto Saletti, “Reconfigurable architecture for computing histograms in real-time tailored to FPGA-based smart camera”, 2014 IEEE 23rd International Symposium on, Jun 2014, Istanbul, Turkey. ff10.1109/ISIE.2014.6864756ff. ffhal-01205924f.
• 5. Orlando J. Hernandez, Member, IEEE, “A High-Performance VLSI Architecture for the Histogram Peak-Climbing Data Clustering Algorithm”, IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, VOL. 14, NO. 2, FEBRUARY 2006.
• 6. Burak Unal, Ali Akoglu, “Resource Efficient Real-Time Processing of Contrast Limited Adaptive Histogram Equalization”, 2016 26th International Conference on Field Programmable Logic and Applications (FPL).
• 7. Ernest Jamro, Maciej Wielgosz, Kazimierz Wiatr, “FPGA implementation of strongly parallel histogram Histogram Equalization” 1-4244-1161-0/07/$25.00 ©2007, IEEE.
• 8. Shahbahrami, Ben Juurlink, Stamatis Vassiliadis, “SIMD Vectorization of Histogram Functions”, 2007 IEEE International Conf. on Application-specific Systems, Architectures and Processors (ASAP).
• 9. Krishna Swaroop and Gautam Uurmi, Solutions Pvt. Ltd., “Parallel Histogram Calculation for FPGA”, 2016 IEEE 6th International Conference on Advanced Computing (IACC).
• 10. H.D. Cheng and X.J. Shi, “A simple and effective histogram equalization approach to image enhancement”, Digital Signal Processing 14 (2004) 158–170.
• 11. Komal Vij, Yaduvir Singh, “Enhancement of Images Using Histogram Processing Techniques”, Komal Vij,Yaduvir Singh Int. J. Comp. Tech. Appl., Vol 2 (2), 309-313.
• 12. Ernest Jamro, Maciej Wielgosz, Kazimierz Wiatr, “FPGA Implementation of Strongly Parallel Histogram Equalization”, 1-4244-1027-4/07/$25.00 ©2007 IEEE.

Uwagi

Opracowanie rekordu ze środków MEiN, umowa nr SONP/SP/546092/2022 w ramach programu "Społeczna odpowiedzialność nauki" - moduł: Popularyzacja nauki i promocja sportu (2022-2023).