Prosta, cyfrowa metoda estymacji niedopasowania czasu próbkowania w przetwornikach AC pracujących z przeplotem

• Autorzy: Konopacki Jacek , Machniewski Jan

Identyfikatory

DOI

10.15199/48.2022.09.39

Warianty tytułu

EN

A simple, digital method for background estimation of timing mismatches in time interleaved ADCs

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono modyfikację znanej z literatury dwustopniowej metody estymacji czasu niedopasowania próbkowania w przetwornikach analogowo-cyfrowych pracujących z przeplotem. Zaprezentowane rozwiązanie eliminuje ograniczenia oryginalnej metody i wymaga mniejszej liczby operacji arytmetycznych. Poprawność działania estymatora zweryfikowano symulacyjnie przez wykonanie licznych badań.

EN

The article presents a modification of two-stage difference-based estimation method of timing mismatches in time-interleaved ADCs. The presented solution eliminates the limitations of the original method and requires a smaller number of arithmetic operations. The proposed approach was verified with simulations by carrying out various tests.

Słowa kluczowe

PL

przetwornik AC z przeplotem czasowym; niedopasowanie czasu próbkowania; kalibracja cyfrowa; estymacja w tle

EN

time interleaved ADC; timing mismatch; digital calibration; background estimation

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2022
• Tom: R. 98, nr 9
• Strony: 174--177
• Opis fizyczny: Bibliogr. 18 poz., rys.

Twórcy

autor

Konopacki Jacek

• Politechnika Śląska, Katedra Elektroniki, Elektrotechniki i Mikroelektroniki, ul. Akademicka 16, 44-100 Gliwice

• https://orcid.org/0000-0001-9685-1907

autor

Machniewski Jan

• Politechnika Śląska, Katedra Elektroniki, Elektrotechniki i Mikroelektroniki, ul. Akademicka 16, 44-100 Gliwice

• https://orcid.org/0000-0001-8337-0290

Bibliografia

• [1] El-Chammas M., Murmann B., General analysis on the impact of phase-skew in time-interleaved ADCs, IEEE Trans. Circuits Syst. I, Reg. Papers, 56 (2009), n.5, 902–910
• [2] Kurosawa N., Kobayashi H., Maruyama K., Sugawara H., Kobayashi K., Explicit analysis of channel mismatch effects in time-interleaved ADC systems, IEEE Transactions on Circuits and Systems I:Regular Papers, 48 (2001), n.3, 261–271
• [3] Abbaszadeh A., Esmaeil N. Aghdam E.N., Rosado-Munoz A., Digital background calibration algorithm and its FPGA implementationfor timing mismatch correction of time interleaved ADC, Analog Integrated Circuits and Signal Processing, 99 (2019), 299–310
• [4] Leuciuc A., Sampling time calibration method for multi-channel interleaved ADCs,Proc. IEEE Int. Symp. Circuits Syst. (ISCAS), May 2017, pp. 1-4
• [5] Salib A., Flanagan M.F., Cardiff B., A high- precision time skew estimation and correction technique for time- interleaved ADCs,IEEE Transactions on Circuits and Systems I: Regular Papers,66 (2019), n.10, 3747-3760
• [6] Li X., Vogel Ch., Wu J. Two-stage Difference-based Estimation Method for Timing Skew in TI-ADCs, IEEE International Symposium on Circuits and Systems (ISCAS) (2021)
• [7] Li X., Wu J., Vogel Ch., A Background Correlation-Based Timing Skew Estimation Method for Time-Interleaved ADCs, IEEE Access, 9 (2021), 45730- 45739
• [8] Duc H.L., Nguyen D. M., Jabbour C., Desgreys P., Jamin O., Nguyen V.T., Fully digital feedforward background calibration of clock skews for sub-sampling TIADCs using the polyphase decomposition, IEEE Trans. Circuits Syst. I, Reg. Papers, 64, (2017). n.6, 1515–1528
• [9] Duc H.L., Dinh T.K.P., Hoang V.-P., Nguyen D.M., All-digital background calibration of gain and timing mismatches in time-interleaved ADCs using adaptive noise canceller Int. J. Electron. Commun. (AEÜ), 114 (2020)
• [10] Jamal S., Fu D., Chang N.-J., Hurst P., Lewis S., A 10-b 120-msample/s time-interleaved analog-to-digital converter with digital background calibration, IEEE J. Solid-State Circuits, 37, (2002) n.12, 1618–1627
• [11] Khan S.R., Adnan Ahmed Hashmi A.A., Choi G., A Fully Digital Background Calibration Technique for M-Channel Time-Interleaved ADCs, Circuits Syst Signal Process 36 (2017), 3303–3319
• [12] Razavi B., Design considerations for interleaved ADCs, IEEE Journal of Solid-State Circuits, 48 (2013), n.8, 1806-1817
• [13] Fang J., Thirunakkarasu S., Yu X., Silva-Rivas F., Zhang C., Singor F., Abraham J., A 5-GS/s 10-b 76-mW time-interleaved SAR ADC in 28 nm CMOS, IEEE Trans. Circuits Syst. I, Reg. Papers, 64 (2017), n.7, 1673-1683
• [14] El-Chammas M., Murmann B., A 12-GS/s 81-mW 5-bit Time-Interleaved Flash ADC with Background Timing Skew calibration, IEEE Journal of Solid State Circuits, 46 (2011), n.4, 838-847l
• [15] Wei H.G., Zhang P., Sahoo B.D., Razavi B., A 8 bit 4 GS/s 120 mW CMOS ADC, IEEE J. Solid-State Circuits 49 (2014) 1751–1760
• [16] Lu Z., Tang, H., Ren Z., Hua R., Zhuang H. Peng X., A Timing Mismatch Background Calibration Algorithm with Improved Accuracy, IEEE Transactions on Very Large Scale Integration Systems, 29, (2021), n.8, 1591-1595
• [17] Z. Lu, X. Peng, Z. Ren, H. Tang, B. Guo, A Timing MismatchBackground Calibration Technique with High-Precision Skew Estimation, IEEE 14th International Conference on ASIC, (2021)
• [18] Tertinek S., Vogel Ch., Reconstruction of nonuniformly sampled bandlimited signals using a differentiator–multiplier cascade, IEEE Transactions on Circuits and Systems I:Regular Papers, 55 (2008), n.8, 2273-2286

Uwagi

Opracowanie rekordu ze środków MEiN, umowa nr SONP/SP/546092/2022 w ramach programu "Społeczna odpowiedzialność nauki" - moduł: Popularyzacja nauki i promocja sportu (2022-2023).