An automatic formal verification tool for schematic-level design of an electrical project

• Autorzy: Szelest M.

Warianty tytułu

PL

Narzędzie do automatycznej weryfikacji formalnej schematu ideowego sprawdzające poprawność schematu już we wczesnych etapach procesu projektowego

• Języki publikacji: EN

Abstrakty

EN

Schemat ideowy układu elektronicznego może być postrzegany jako zbiór wzajemnie połączonych komponentów elektronicznych tworzących pewien graf połączeń. Graf ten jest strukturą, której topologia może być odczytana i przeanalizowana. Automatyczna weryfikacja formalna schematu ideowego ma na celu wykrycie nietrywialnych błędów (związanych ze strukturą tegoż schematu), popełnionych przez projektanta w trakcie opracowywania schematu. Błędy te są efektem pominięcia lub niewłaściwego wykorzystania elementów elektronicznych w typowych podukładach (blokach funkcjonalnych). W artykule opisano realizację komputerowego narzędzia wspomagającego proces automatycznej weryfikacji formalnej, począwszy od określenia sposobu zapisu schematu, przez integrację z komercyjnymi narzędziami EDA (ang. Electronic Design Automation) aż po określenie algorytmów identyfikujących podobwody. Opracowane narzędzie umożliwia dokonanie weryfikacji schematu ideowego już w bardzo wczesnych etapach procesu projektowego, co znacząco redukuje liczbę pętli w procesie projektowym, wpływając korzystnie na końcowy koszt opracowania produktu oraz skracając czas niezbędny do przygotowania urządzenia do produkcji.

PL

A schematic diagram can be interpreted as set of components connected together to build a network. The network is a structure whose topology can be read and analyzed. The automatic formal verification aims at detecting some non-trivial mistakes, made by an electrical engineer, connected with the structure of schematic, building blocks and typical functional sub circuits. The paper presents the approach for realization of an automatic formal detection tool starting from the definition of schematic structure, through connectivity with a schematic-capture tool, to a sub-circuit identification algorithm.

Słowa kluczowe

EN

Electrical Fault Detection; Formal Verification; Design Rule Checking; Electrical Rule Checking

PL

wykrywanie błędów; weryfikacja formalna; sprawdzanie reguł projektowych; sprawdzanie reguł elektrycznych

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2014
• Tom: R. 60, nr 6
• Strony: 369--372
• Opis fizyczny: Bibliogr. 14 poz., tab., wykr.

Twórcy

autor

Szelest M.

• Delphi Poland S.A. Technical Center Krakow, 30-399 Krakow, ul. Podgorki Tynieckie 2

Bibliografia

• [1] Mitretek Systems, Inc., “Developing Functional Requirements for ITS Projects,” Intelligent Transportation Systems Joint Program Office US Department of Transportation, Tech. Rep., April 2002.
• [2] Assura Physical Verification User Guide, Cadence, January 2011.
• [3] DxDesigner Users GuideFor Expedition Flow, MentorGraphics, 2011.
• [4] AN11158 Understanding power MOSFET data sheet parameters, NXP, April 2012, application Note.
• [5] Lin J., Duvvury C., Haroun B., Oguzman I., and Somayaji A.: A failsafe ESD protection circuit with 230 fF linear capacitance for high-speed/ high-precision 0.18 /spl mu/m CMOS I/O application, in Electron Devices Meeting, 2002. International, Dec. 2002, pp. 349 –352.
• [6] Fan J., Knighten J., Orlandi A., Smith N., and Drewniak J.: Quantifying decoupling capacitor location, in Electromagnetic Compatibility, 2000. IEEE International Symposium on, vol. 2, 2000, pp. 761 –766 vol.2.
• [7] TI, “TL7726 Hex Clamping Circuit,” Texas Instruments, Tech. Rep., 1994.
• [8] Shirai Y., Miyato Y., Taguchi M., Shiotsu M., Hatta H., Muroya S., Chiba M., and Nitta T.: Over-voltage suppression in a fault current limiter by a zno varistor, Applied Superconductivity, IEEE Transactions on, vol. 13, no. 2, pp. 2064 – 2067, June 2003.
• [9] IOR, “The Dos and Donts of Using MOS-Gated Transistors, AN- 936,” International Rectifier, Tech. Rep.
• [10] Application Bulletin AB-9, “Suppressing MOSFET Gate Ringing in Converters: Selection of a Gate Resistor,” Fairchild Semiconductor, Tech. Rep., July 1998.
• [11] Bezivin J., Jouault F., and Touzet D.: Principles, standards and tools for model engineering, in Engineering of Complex Computer Systems, 2005. ICECCS 2005. Proceedings. 10th IEEE International Conference on, June 2005, pp. 28 – 29.
• [12] El Boussaidi G. and Mili H.: A model-driven framework for representing and applying design patterns, in Computer Software and Applications Conference, 2007. COMPSAC 2007. 31st Annual International, vol. 1, July 2007, pp. 97 –100.
• [13] Kahn H. and Goldman R.: The Electronic Design Interchange Format EDIF: present and future , in Design Automation Conference, 1992. Proceedings., 29th ACM/IEEE, Jun 1992, pp. 666 –671.
• [14] Legg J. M.: Computerized Approach for Matrix-Form FMEA, Reliability, IEEE Transactions on, vol. R-27, no. 4, pp. 254–257, Oct.