Caliburn: a MIPS32 VLIW Processor with Hardware Instruction Morphing Mechanism

• Autorzy: Chu S.-L. , Li G.-S. , Liu R.-Q.

Warianty tytułu

PL

Caliburn – procesor VLIW MIPS32 ze sprzętowym mechanizmem morfingu

• Języki publikacji: EN

Abstrakty

EN

This work proposes a novel quad-issue VLIW architecture, called Caliburn, for directly executing legacy MIPS32 binary programs. To schedule and pack legacy MIPS32 binary codes on-the-fly, Caliburn has an integrated novel hardware instruction morphing mechanism that converts legacy MIPS32 binary instructions into a VLIW instruction bundles without the intervention of software compilers. The performance enhancement of Caliburn with a pipelined MIPS32 processor is evaluated. The Caliburn VLIW processor is implemented using Bluespec SystemVerilog HDL and synthesized using Synopsys Design Compiler. The experimental result reveals that the Caliburn processor achieves 3.08X speedup, and can be operated at a frequency of 425 MHz by the fabrication of TSMC 40nm technology library.

PL

W artykule przedstawiono propozycję nowej struktury VLIW na potrzeby wykonywania programów w architekturze MIPS32. W rozwiązaniu zastosowano technikę morfingu, w celu eliminacji programowych kompilatorów. Wykonano badania eksperymentalne na procesorze MIPS32, potwierdzające efektywność i szybkość opracowanej architektury.

Słowa kluczowe

EN

MIPS32 VLIW processor; hardware instruction morphing; Bluespec SystemVerilog; binary translation

PL

procesor VLIW MIPS32; hardware’owy morfing; Bluespec SystemVerilog; translacja binarna

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2013
• Tom: R. 89, nr 3b
• Strony: 10--12
• Opis fizyczny: Bibliogr. 9 poz., schem., tab., wykr.

Twórcy

autor

Chu S.-L.

• Department of Information and Computer Engineering, Chung Yuan Christian University, 200, Chung Pei Rd., Chung Li, 32023, Taiwan

autor

Li G.-S.

• Department of Information and Computer Engineering, Chung Yuan Christian University, 200, Chung Pei Rd., Chung Li, 32023, Taiwan

autor

Liu R.-Q.

• Department of Information and Computer Engineering, Chung Yuan Christian University, 200, Chung Pei Rd., Chung Li, 32023, Taiwan

Bibliografia

• [1] de Souza A.F., and Rounce, P., Dynamically Scheduling VLIW Instructions. Journal of Parallel and Distributed Computing 60(2000) No. 12, 1480-1511.
• [2] Bluespec, Inc., Bluespec SystemVerilog User Guide, 2008. Available on: www.bluespec.com
• [3] Ernst D., Hamel A., Austin T., Cyclone: A Broadcast-Free Dynamic Instruction Scheduler with Selective Replay. In: 30th Annual Int. Symposium on Computer Architecture, 2003.
• [4] MIPS Technologies, Inc. MIPS32™ Architecture for Programmers Volume I-III: Introduction to the MIPS32™ Architecture, Revision 2.0, 2003.
• [5] Conte T., and Sathaye S., Dynamic Rescheduling: A Technique for Object Code Compatibility in VLIW Architectures, In: 28th Annual International Symposium on Microarchitecture, 1995.
• [6] Sharangpani H., and Arora K., Itanium Processor Microarchitecture, IEEE Micro, 20(2000), No. 5, 24-43.