Projektowanie testu aplikacyjnego układów pamięci NAND FLASH

• Autorzy: Bąk K.

Warianty tytułu

EN

Designing application test of NAND FLASH memory

• Języki publikacji: PL

Abstrakty

PL

Prosta budowa testu aplikacyjnego sprawia, że jest on szeroko stosowany w procesach produkcyjnych. Główną zaletą testu aplikacyjnego jest łatwość jego dopasowania do szeregu różnych urządzeń/podzespołów, posiadających podobny lub identyczny interfejs użytkowy. Natomiast jego podstawową wadą jest ograniczona skuteczność pobudzania błędów. Właściwe zaprojektowanie testu aplikacyjnego gwarantuje możliwie wysoki poziom niezawodności testowanych urządzeń. Nieodzownym etapem projektowania testu aplikacyjnego jest rozpoznanie środowiska pracy testowanego podzespołu oraz urządzenia.

EN

Simple construction of application test causes its frequent usage in manufacturing processes. Its main advantage is how it is easily adjustable to a huge number of devices with similar or identical application interface. However, the main disadvantage of application tests is limited error coverage. Properly designed application test guarantees the highest possible reliability of the tested devices. Integral part of the application test is to recognize the application environment and aforementioned devices, what is the main topic of this article.

Słowa kluczowe

PL

diagnostyka; NAND FLASH; wiarygodność; test aplikacyjny

EN

diagnostic; NAND FLASH; reliability; application test

• Wydawca: Wojskowa Akademia Techniczna im. Jarosława Dąbrowskiego
• Czasopismo: Biuletyn Wojskowej Akademii Technicznej
• Rocznik: 2013
• Tom: Vol. 62, nr 4
• Strony: 95--111
• Opis fizyczny: Bibliogr. 17 poz., rys., tab.

Twórcy

autor

Bąk K.

• Wilk Elektronik S.A., Laboratorium, 43-173 Łaziska Górne, ul. Mikołowska 42

Bibliografia

• [1] Committees: JC-14.1, JC-14, Failure Mechanisms and Models for Semiconductor Devices, JEDEC PUBLICATION JEP122G, JEDEC Solid State Technology Association, Arlington, USA, October 2011, 9, 22-27, 76-80.
• [2] Committee JC-64.8, Solid-State Drive (SSD) Requirements and Endurance Test Method, JEDEC STANDARD JESD218A, JEDEC Solid State Technology Association, Arlington, USA, February 2011, 8-19.
• [3] Committees: JC-64.8, JC-64 , Solid-State Drive (SSD) Endurance Workloads, JEDEC STANDARD JESD219A, JEDEC Solid State Technology Association, Arlington, USA, July 2012, 2-7.
• [4] Committees: JC-14.3, JC-14, Electrically Erasable Programmable ROM (EEPROM) Program/ Erase Endurance and Data Retention Stress Test, JEDEC STANDARD JESD22-A117C, JEDEC Solid State Technology Association, Arlington, USA, October 2011.
• [5] Committees: JC-14.1, JC-14, High Temperature Storage Life, JEDEC STANDARD JESD22-A103C, JEDEC Solid State Technology Association, Arlington, USA, November 2004.
• [6] Institute of Electrical and Electronics Engineers, IEEE Standard Definitions and Characterization of Floating Gate Semiconductor Arrays, IEEE standard 1005-1991, August 2002.
• [7] R.R. Martin, W.-B. Jone, S. Das, Fault Detection and Diagnosis for Multi-Level Cell Flash Memories, Instrumentation and Measurement Technology Conference, Sorrento, Italy, April 2006.
• [8] N. Mielke, H.P. Belgal, A. Fazio, Q. Meng, N. Righos, Recovery Effects in the Distributed Cycling of Flash Memories, IEEE Publication, Santa Clara, CA 95054, April 2006.
• [9] R.D. Adams, High Performance Memory Testing, Kluwer Academic Publishers, 2003, 89-101, 213-217, 221.
• [10] Open NAND FLASH Interface specification 3.0, Mar. 15, 2011. www.onfi.org.
• [11] www.siliconmotion.com.tw, SM2244 Product Brief.pdf.
• [12] Micron Technology Inc., Design and Use Considerations for NAND Flash Memory, Technical Note TN-29-17 (www.micron.com), 2006.
• [13] Toshiba, Semiconductor Reliability Handbook [4] Failure Analysis and Reliability Improvement, www.semicon.toshiba.co.jp, Feb 2011, 10-33.
• [14] Committees: JC-14.3, Methods for Calculating Failure Rates in Units of FITs, JEDEC STANDARD JESD85, JEDEC Solid State, July 2001, 2.
• [15] Toshiba, Semiconductor Reliability Handbook [3] Reliability Testing, www.semicon.toshiba.co.jp, April 2011, 30-32.
• [16] W.J. Vigrass, Calculation of Semiconductor Failure Rates, Intersil Inc., 4.
• [17] Serial ATA International Organization, Serial ATA Revision 2.6 Specification, February 2007 (www.stat-io.org).