Design and implementation of 6T SRAM circuitry system using FINFETs

• Autorzy: Vemula Panduranga , Dhar Rudra Sankar

Identyfikatory

DOI

10.15199/48.2024.07.18

Warianty tytułu

PL

Projekt i wdrożenie układu obwodów 6T SRAM z wykorzystaniem FINFET

• Języki publikacji: EN

Abstrakty

EN

In the realm of sophisticated VLSI system design, minimizing overall energy dissipation and instantaneous power consumption has emerged as a critical area of focus in recent years. SRAM, with its notable characteristics of high data transfer rates, low power consumption, low supply voltage, and elimination of upgrade requirements, has become the prevalent choice for microprocessor built-in cache memory, game software, computers, and workstations. Consequently, its widespread adoption in portable handheld devices is evident. Adiabatic logic emerges as a promising approach to enhance energy recovery capacity and curtail power dissipation in these circuits, & it allows VLSI circuits to recycle utilised power. In the Adiabatic SRAM good high degree of power reduction is observed. By applying the aforementioned technique same SRAM is investigated by varying technology. In this study, the power values of adiabatic SRAM cells & standard SRAM cells are compared. In contrast to the conventional SRAM cell which is 6T CMOS type, adiabatic logic exhibits superior power and energy efficiency. Leveraging the Cadence® EDA environment, the SRAM cell was meticulously designed, followed by a comprehensive assessment of power and energy consumption across conventional 90nm and 45nm technologies, alongside adiabatic logic in 45nm technology.

PL

W dziedzinie wyrafinowanych projektów systemów VLSI minimalizacja całkowitego rozpraszania energii i chwilowego zużycia energii stała się w ostatnich latach kluczowym obszarem zainteresowania. SRAM, dzięki swoim godnym uwagi cechom, takim jak wysokie szybkości przesyłania danych, niskie zużycie energii, niskie napięcie zasilania i eliminacja wymagań dotyczących aktualizacji, stała się powszechnym wyborem w przypadku wbudowanej pamięci podręcznej mikroprocesora, oprogramowania do gier, komputerów i stacji roboczych. W związku z tym oczywiste jest jego powszechne zastosowanie w przenośnych urządzeniach przenośnych. Logika adiabatyczna okazuje się obiecującym podejściem do zwiększania zdolności odzyskiwania energii i ograniczania jej rozpraszania w tych obwodach, a także umożliwia obwodom VLSI recykling wykorzystanej mocy. W adiabatycznej pamięci SRAM obserwuje się dobry, wysoki stopień redukcji mocy. Stosując wspomnianą technikę, bada się tę samą pamięć SRAM przy użyciu różnych technologii. W tym badaniu porównano wartości mocy adiabatycznych komórek SRAM i standardowych komórek SRAM. W przeciwieństwie do konwencjonalnych ogniw SRAM typu 6T CMOS, logika adiabatyczna charakteryzuje się wyższą mocą i efektywnością energetyczną. Wykorzystując środowisko Cadence® EDA, szczegółowo zaprojektowano ogniwo SRAM, po czym przeprowadzono kompleksową ocenę mocy i zużycia energii w konwencjonalnych technologiach 90 nm i 45 nm, wraz z logiką adiabatyczną w technologii 45 nm

Słowa kluczowe

EN

VLSI; SRAM; Static Random Access Memory; Adiabatic Logic; CMOS; power consumption; sense amplifier

PL

VLSI; SRAM; Static Random Access Memory; logika adiabatyczna

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2024
• Tom: R. 100, nr 7
• Strony: 84--88
• Opis fizyczny: Bibliogr. 30 poz., rys., tab.

Twórcy

autor

Vemula Panduranga

• Department of Electronics and Communication Engineering, National Institute of Technology Mizoram, Aizawl, 796012, Mizoram, India.
• Department of Electronics and Communication Engineering, CMR College of Engineering & Technology, Hyderabad, India

• https://orcid.org/0000-0003-0672-6761

autor

Dhar Rudra Sankar

• Department of Electronics and Communication Engineering, National Institute of Technology Mizoram, Aizawl, 796012, Mizoram, India

• https://orcid.org/0000-0002-6571-3808

Bibliografia

• [1] Shreelakshmi, Sendamarai P “Enhancement of Design Quality for an 8-bit ALU” ABHIYANTRIKI an international journal of engineering & technology (AIJET) Vol. 3, No. 5,May 2016.
• [2] NahidRahman, B. P. Singh “Design and Verification of Low Power SRAM using 8T SRAM Cell Approach”,an International Journal of Computer Applications.Volume 67,No.18, April 2013.
• [3] T.Paridhi Athe,S.Dasgupta,”A Comparative Study of 6T,8T and 9T Decanano SRAM cell” 2009 IEEE Symposium on Industrial Electronics and Applications,Vol-2,October 4-6,2009.
• [4] S. Birlaeta., “Static Noise Margin Analysis of Various SRAM Topologies”, IACSIT, vol.3, No.3, June 2011.
• [5] Premalatha, “A Comparative Analysis of 6T, 7T, 8T and 9T SRAM Cells in 90nm Technology” 2015 IEEE International Conference on Electrical, Computer and Communication Technologies (ICECCT) 27 August 2015.
• [6] Kirti Bushan Bawa, “A Comparative Study of 6T, 8T and 9T SRAM Cell” Volume 3,Issue 6, June 2015.
• [7] D. Burnett, K. Erington, C. Subramanian, & K. Baker, “Implications of fundamental threshold potential variations for high-density SRAM & logic circuits,” in Proc. Symp. VLSI Tech, pp. 15–16,1994.
• [8] V. Gupta & M. Anis, “Statistical design of the 6T SRAM bit cell,” IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 57, no. 1, pp. 93–104, Jan. 2010.
• [9] Mansi S. Warde, V. Chandana S “Design & Analysis of 8x8 Static RAM”, International Journal of Scientific & Engineering Research, Volume 6, Issue 7, July-2015.
• [10] A. Blotti & R. Saletti, “Ultralow-power adiabatic circuit semi custom design,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 12, no. 11, pp. 1248– 1253, Nov. 2004.
• [11] Pandu Ranga Vemula,Rudra Shankar Dhar”Design of 8T SRAM using 14nm FinFET Technology” Przegląd Elektrotechniczny, ISSN 0033-2097, No. 98 ,2022.
• [12] Yasuhiro Takahashi, Nazrul Anuar Nayan, Toshikazu Sekine, Michio Yokoyama,”Low-power adiabatic 9T static random access memory” The Journal of Engineering; published by the IET,vol.2014,Issue 6, pp. 259–264, April 2014.
• [13] V. S. Kanchana Bhaaskaran”Energy Recovery Performance of Quasi-Adiabatic Circuits using Lower Technology Nodes”, IICPE, 2010.
• [14] E. Seevinck, F. J. List, and J. Lohstroh, “Static-noise margin analysis of MOS SRAM cells,” IEEE J. Solid-State Circuits, vol. 22, no. 5, pp. 748–754, Oct. 1987.
• [15] Chotaro Masuda, Tetsuya Hirose, Kei Matsumoto, Yuji Osaki, Nobutaka Kuroki, & Masahiro Numa, “High Current Efficiency Sense Amplifier Using Body-Bias Control for Ultra-Low-Voltage SRAM”, in Circuits & Systems (MWSCAS),2011 IEEE 54th International Midwest Symposium,2011.
• [16] Behzad Ebrahimi, Saeed Zeinolabedinzadeh, AliAfzali Kusha:Low Standby Power and Robust FinFET Based SRAM Design, IEEE Computer Society Annual Symposium on VLSI,2008.
• [17] Evert seevinck, senior member, IEEE, Frans j. List, and Jan lohstroh,”Static-Noise MarginAnalysis of MOS SRAM Cells” IEEE Journal of solid-state circuits, vol-22,Issue-No. 5,1987.
• [18] A Priydarshi.et.al, "Low-Power and High-Speed Technique for logic Gates in 20nm Double-Gate FinFET Technology", Journal of Physics: Conference Series 755,012055,October 2016.
• [19] S.H. Kim and J.G. Fossum, "Design Optimization and Performance Projection of Double-Gate FinFETswith Gate Source/Drain Underlap for SRAM Application," IEEE Trans. Electron Devices, vol. 54, no. 8, pp. 1934–1942, August 2007.
• [20] R.V. Joshi, R.Q. Williams, E. Nowak, K.Kim,J.Beginner, T.Ludwig, I.Aller, and C. Chuang, "FinFET SRAM for HighPerformance LowPower Applications," ESSCIRC, 2004, pp. 211-4.
• [21] Kohlolhal, Ranjit, and Vanita Agarwal. "A Power and Static Noise Margin Analysis of different SRAM cells at 180nm Technology." In 2019 3rd International Conference on Electronics, Communication and Aerospace Technology (ICECA), pp. 6-12. IEEE, 2019.
• [22] Budhaditya Majumdar, Sumana Basu, “Low Power Single Bit line 6T SRAM Cell With High Read Stability”, IEEE 2011 International Conference on Recent Trends in Information Systems,Pp.169-174, February-2012
• [23] E. Grossar, “Read Stability and Write-Ability Analysis of SRAM Cells for Nanometer Technologies”, IEEE Journal of Solid-State Circuits, vol.41, no.11, pp. 2577-258, Nov.2006.
• [24] S. Nanda, and R. S. Dhar, “Exploration and Development of TG Quantum Well Barrier FinFET with Strained HOI Nanosystem Channel for Enhanced Performance”, Computers & Electrical Engineering Journal, Elsevier, Vol. 98, pp. 107687-1-13, January 2022.
• [25] K. Kumar, and R. S. Dhar, “Exploration of improved leakage based performance analysis for underlap induced strained-Si layer in tri-layered channel DG nanoFETs”, Physica Scripta Journal, IOP, Vol. 96, pp. 124006-1-10, December 2021, ISSN: 1402-4896.
• [26] S. Hungyo, R. S. Dhar, K. Kumar, K. J. Singh, R. Dey, and S. Bhattacharya, “Estimation and analysis for modelling of stand alone graphene/AlGaAs/GaAs schottky solar photovoltaic cell module for power conversion efficiency”, Microsystem Technologies Journal, Springer, Vol. 27, Issue 10, pp. 3693 3701, October 2021, ISSN: 1432-1858.
• [27] J. S. Tamang, R. S. Dhar, A. K. Bhoi, A. K. Singh, and S. Chatterjee, “Bio-Sensing Application of Chalcogenide Thin Film in a Graphene-Based Surface Plasmon Resonance (SPR) Sensor”, Sadhana Journal, Indian Academy of Sciences, Springer, Vol.46, No.120, pp.120-1-10, June 2021, ISSN: 0973 7677.
• [28] Szcześniak A., Szcześniak J., Application of read-only memory to conversion of signals of optoelectronic position transducer, Przegląd Elektrotechniczny, 7 (2014), 84-87.
• [29] Dlugosz R.T., Talaska T., Wojtyna R., An influence of current leakage in analog memory on training Kohonen neural network implemented on silicon, Przeglad Elektrontechniczny (Electrical Review) 86 (2010), no. 11a, 146-150.
• [30] Waśkiewicz J., Gołębiowski J., Resistive memory physical mechanism in a thin-film Ag/YBa2Cu3O7-x/Ag structure, Przegląd Elektrotechniczny, 91 (2015), no. 11, 313-317.

Uwagi

Opracowanie rekordu ze środków MNiSW, umowa nr POPUL/SP/0154/2024/02 w ramach programu "Społeczna odpowiedzialność nauki II" - moduł: Popularyzacja nauki i promocja sportu (2025).