Comparative analysis of low power implementation for AES algorithm in ARTIX 7 FPGA & ASIC

• Autorzy: Manoj G. , Roopa Jayasingh J. , Divya P. S. , Saravanan K.

Identyfikatory

DOI

10.15199/48.2023.06.05

Warianty tytułu

PL

Analiza porównawcza implementacji małej mocy dla algorytmu AES w ARTIX 7 FPGA & ASIC

• Języki publikacji: EN

Abstrakty

EN

Encryption is a mandate in today’s information sharing based society. Various Algorithms have been proposed and used to implement encryption. The AES algorithm is one such encryption algorithm widely known for its faster encryption speeds and withstanding ability against cyberattacks. Its resilience comes from the fact that it can use 128 or 192- or 256-bit keys to encrypt 128, 192 or 256 bit plain text. The AES algorithm has been implemented in ASIC and FPGA to realize the best practices for the implementation of the algorithm for efficient usage. The power, area and timing analysis from both implementations have been compared to infer the best implementation strategy. The experimental results indicate that care has to be taken to reduce switching activity of signals which were observed to be the primary contributor of dynamic power consumption. Recommendations have been included to reduce signal switching power consumption during Logic BIST designs for the algorithm. The power analysis show that ASIC implementation of the AES algorithm would be much more beneficial in comparison to ARTIX 7 FPGA implementation.

PL

Szyfrowanie jest obowiązkiem w dzisiejszym społeczeństwie opartym na wymianie informacji. Zaproponowano i wykorzystano różne algorytmy do implementacji szyfrowania. Algorytm AES jest jednym z takich algorytmów szyfrowania, powszechnie znanym z większej szybkości szyfrowania i odporności na cyberataki. Jego odporność wynika z faktu, że może używać kluczy 128-, 192- lub 256-bitowych do szyfrowania zwykłego tekstu 128, 192 lub 256-bitowego. Algorytm AES został zaimplementowany w ASIC i FPGA, aby zrealizować najlepsze praktyki implementacji algorytmu w celu efektywnego wykorzystania. Porównano analizę mocy, obszaru i czasu z obu wdrożeń, aby wywnioskować najlepszą strategię wdrożenia. Wyniki eksperymentów wskazują, że należy zwrócić uwagę na zmniejszenie aktywności przełączania sygnałów, które były głównymi sprawcami dynamicznego poboru mocy. Uwzględniono zalecenia dotyczące zmniejszenia poboru mocy przy przełączaniu sygnału podczas projektowania logiki BIST dla algorytmu. Analiza mocy wykazała, że implementacja ASIC algorytmu AES byłaby dużo bardziej korzystna w porównaniu z implementacją ARTIX 7 FPGA.

Słowa kluczowe

EN

field programmable gate array; FPGA; application specific integrated circuit; ASIC; advanced encryption standard; AES

PL

FPGA; SPC; algorytm AES

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Przegląd Elektrotechniczny
• Rocznik: 2023
• Tom: R. 99, nr 6
• Strony: 23--26
• Opis fizyczny: Bibliogr. 16 poz., rys.

Twórcy

autor

Manoj G.

• Department of ECE, Karunya Institute of Technology and Sciences, Coimbatore, India

• https://orcid.org/0000-0003-3543-5672

autor

Roopa Jayasingh J.

• Department of ECE, Karunya Institute of Technology and Sciences, Coimbatore, India

autor

Divya P. S.

• Department of Mathematics, Karunya Institute of Technology and Sciences, Coimbatore, India

• https://orcid.org/0000-0002-3836-2432

autor

Saravanan K.

• Department of ECE, P.S.R Engineering College

Bibliografia

• [1] L. Bossuet, M. Grand, L. Gaspar, V. Fischer, and G. Gogniat, “Architectures of flexible symmetric key crypto engines—a survey: From hardware coprocessor to multi-crypto-processor system on chip,” ACM Comput. Surv.,( 2013), vol. 45.
• [2] Johnson B., Pike G.E., Preparation of Papers for Transactions, IEEE Trans. Magn., 50 (2002), No. 5, 133-137
• [3] Aiwu Ruan , Shi Kang, Yu Wang, Xiao Han, Zujian Zhu, YongboLiao, Peng Li. A,Built-In Self-Test (BIST) system with non intrusive TPG and ORA for FPGA test and diagnosis. Microelectronics Reliability, (2013) Volume 53.
• [4] Elham Moghaddam , Nilanjan Mukherjee, Janusz Rajski, Jedrzej Solecki, Jerzy Tyszer,and Justyna Zawada, Member Logic BIST With Capture-Per-Clock Hybrid Test Points.IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, VOL. 38 - 2019
• [5] Gert Jervan, Elmet Orasson, Helena Kruus, Raimund Ubar. Hybrid BIST optimization using reseeding and test set compaction. Microprocessors and Microsystems Volume 32- 2008
• [6] Gundolf Kiefer, Harald Vranken, Erik Jan Marinissen & Hans-Joachim Wunderlich Application of Deterministic Logic BIST on Industrial Circuits. Journal of Electronic Testing volume 17 – 2001
• [7] G Sathesh Kumar et al. Fuzzy Logic based Truly Random Number Generator for high speed BIST appilications. Microprocessors and Microsystems, 2019
• [8] Michael Filipek, Grzegorz mrugalski et al. Low Power Programmable PRPG With Test Compression Capabilities. IEEE transactions on Very large Scale Integration Systems Volume 23- 2015
• [9] Y. Cao, Predictive technology model for robust nanoelectronic design.Springer Science & Business Media, 2011.
• [11] M. R. Guthaus, J. E. Stine, S. Ataei, B. Chen, B. Wu, and M. Sarwar,“OpenRAM: An open-source memory compiler,” in ICCAD. IEEE, 2016, pp. 1–6.
• [12] Aneesh, K., Manoj, G., Shylu Sam, S Design Approaches of Ultra-Low Power SAR ADC for Biomedical Systems - A Review, Journal of Circuits, Systems and Computers.(2022),223-239.
• [12] D. Reis, K. Ni, W. Chakraborty, X. Yin, M. Trentzsch, S. D. Dunkel, ¨T. Melde, J. Muller, S. Beyer, S. Datta, M. T. Niemier, and X. S. Hu, ¨“Design and analysis of an ultra-dense, low-leakage, and fast fefet-based random access memory array,” IEEE Journal on Exploratory Solid-State Computational Devices and Circuits, vol. 5, pp. 103–112, 2019.
• [13] Mutlu, “Memory scaling: A systems architecture perspective,” in 2013 5th IEEE International Memory Workshop, 2013, pp. 21–25.
• [14] Rohit Kapur, Srinivas Patil, Thomas J. Snethen, and T. W. WilliamsA Weighted Random Pattern Test Generation System. IEEE TRANSACTIONS ON COMPUTERAIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, VOL 15 – 1996.
• [15] Sameh El-Ashry et al. On Error Injection for NoC Platforms: A UVM-based Generic Verification Environment. IEEE Transactions on Computer-Aided Design of Integrate Circuits and Systems Volume 39 – 2020
• [16]Vishnupriya Shivakumar, C. Senthilpari, Zubaida Yusoff. Test power and area optimized logic built-in self-test with higher fault coverage for automobile SoCs.Microelectronics Journal Volume 124- 2022.

Uwagi

Opracowanie rekordu ze środków MEiN, umowa nr SONP/SP/546092/2022 w ramach programu "Społeczna odpowiedzialność nauki" - moduł: Popularyzacja nauki i promocja sportu (2022-2023).