Implementacja pakietu testów statystycznych do badania generatorów pseudolosowych w układzie programowalnym

• Autorzy: Dąbal P. , Pełka R.

Warianty tytułu

EN

Statistical tests of pseudo-random number generators in a programmable device

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono projekt i wyniki badań eksperymentalnych mikrosystemu w układzie SoC Zynq (Xilinx) przeznaczonego do analizy statystycznej z użyciem pakietu NIST SP800-22 binarnych sekwencji pochodzących z implementowanych chaotycznych generatorów pseudolosowych. Omówiono sposób implementację pakiet testów NIST oraz wskazano potencjalne możliwości zrealizowania wybranych operacji sprzętowo. Kompletny system zajmuje 4% przerzutników i 19% bloków LUT dostępnych w układzie XC7Z020. Zastosowanie proponowanych mechanizmów pozwoliło na uzyskanie wydajności na poziomie 100 Mb/s.

EN

This paper presents the concept, design and experimental results of a SoCbased microsystem with Zynq device from Xilinx, for statistical testing of bit-streams from pseudo-random bit generators (PRBGs). In order to detect any symptoms of non-random behavior of PRBGs, we apply the commonly used statistical tests proposed by NIST as a standard package SP800-22. Five basic tests out of 15 tests from the NIST package have been converted from PC platform and adopted to specific embedded ARM architecture. Key elements of statistical analysis are performed by a dedicated analyzer implemented in programmable logic while the other functions are executed by an integrated dual-core processor. The complete microsystem uses 4% of flip-flops and 19% of LUTs available in the XC7Z020 SoC device. The operation of the microsystem has been optimized by assumption of fixed confidence level of statistical tests and constant data sample size equal to 220. Using these values we get the maximum throughput of data analysis at the level of 100 Mbps. The proposed system may be used for real-time analysis and tracing of pseudo-random binary sequences obtained from integrated PRBGs. This feature is an important improvement in statistical testing of high bit-rate data streams since conventional NIST tests running on the PC platform can be executed in the off-line mode only. Our further work will be focused on the implementation of some other tests from the NIST package and speedup techniques based on multiple bit analysis in a single clock cycle.

Słowa kluczowe

PL

analiza statystyczna; generator losowy; FPGA

EN

statistical tests; random number generator; FPGA

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2014
• Tom: R. 60, nr 7
• Strony: 459--461
• Opis fizyczny: Bibliogr. 7 poz., tab., rys.

Twórcy

autor

Dąbal P.

• Wojskowa Akademia Techniczna, Wydział Elektroniki, Instytut Telekomunikacji, Zakład Techniki Cyfrowej, ul. gen. Sylwestra Kaliskiego 2, 00-908 Warszawa

autor

Pełka R.

• Wojskowa Akademia Techniczna, Wydział Elektroniki, Instytut Telekomunikacji, Zakład Techniki Cyfrowej, ul. gen. Sylwestra Kaliskiego 2, 00-908 Warszawa

Bibliografia

• [1] Rukhin A., et al.: A statistical test suite for random and pseudorandom number generators for cryptographic applications, NIST Special Publication 800-22, Revision 1a, Aug. 2010.
• [2] Marsaglia G.: DIEHARD: a battery of tests of randomness, http://www.stat.fsu.edu/pub/diehard/.
• [3] Dąbal P., Pełka R.: Implementacja generatorów cyfrowego chaosu do zastosowań w kryptografii w układzie FPGA, Pomiary Automatyka Kontrola, vol. 56, nr 07/2010, str. 711-713.
• [4] Dabal P., Pelka R.: FPGA Implementation of Chaotic Pseudo-Random Bit Generators, in Proc. 19th Int. Conf. Mixed Design of Integrated Circuits and Systems (MIXDES 2012), Maj 2012, Warszawa, str. 260-264.
• [5] Dabal P., Pelka R.: An Automated Method for Statistical Testing of FPGA-based Pseudo-Random Generators, Elektronika - Konstrukcje, Technolgie, Zastosowania, vol. 54, no. 2, pp. 58-63, 2013.
• [6] Suresh V.B., Antonioli D., Burleson W.P.: On-chip lightweight implementation of reduced NIST randomness test suite, IEEE International Symposium on Hardware-Oriented Security and Trust (HOST), str. 93-98, 2-3 June 2013.
• [7] Hoţoleanu D., et al.: Real-Time Testing of True Random Number Generators Through Dynamic Reconfiguration, 13th Euromicro Conference on Digital System Design: Architectures, Methods and Tools (DSD), str. 247-250, 1-3 Sept. 2010.